6.2 半导体集成电路的可靠性设计
军用半导体集成电路的可靠性设计是在产品研制的全过程中，以预防为主、加强系统管理的思想为指导，从线路设计、版图设计、工艺设计、封装结构设计、评价试验设计 、原材料选用、软件设计等方面，采取各种有效措施，力争消除或控制半导体集成电路在规定的条件下和规定时间内可能出现的各种失效模式，从而在性能、费用、时间（研制、生产周期）因素综合平衡的基础上，实现半导体集成电路产品规定的可靠性指标。
根据内建可靠性的指导思想，为保证产品的可靠性，应以预防为主，针对产品在研制、生产制造、成品出厂、运输、贮存与使用全过程中可能出现的各种失效模式及其失效机理，采取有效措施加以消除控制。因此，半导体集成电路的可靠性设计必须把要控制的失效模式转化成明确的、定量化的指标。在综合平衡可靠性、性能、费用和时间等因素的基础上，通过采取相应有效的可靠性设计技术使产品在全寿命周期内达到规定的可靠性要求。
6.2.1 概 述
1. 可靠性设计应遵循的基本原则
（1）必须将产品的可靠性要求转化成明确的、定量化的可靠性指标。
（2）必须将可靠性设计贯穿于产品设计的各个方面和全过程。
（3）从国情出发尽可能地采用当今国内外成熟的新技术、新结构、新工艺。
（4）设计所选用的线路、版图、封装结构，应在满足预定可靠性指标的情况下尽量简化，避免复杂结构带来的可靠性问题。
（5）可靠性设计实施过程必须与可靠性管理紧密结合。
2. 可靠性设计的基本依据
（1）合同书、研制任务书或技术协议书。
（2）产品考核所遵从的技术标准。
（3）产品在全寿命周期内将遇到的应力条件（环境应力和工作应力）。
（4）产品的失效模式分布，其中主要的和关键的失效模式及其机理分析。
（5）定量化的可靠性设计指标。
（6）生产（研制）线的生产条件、工艺能力、质量保证能力。
3. 设计前的准备工作
（1）将用户对产品的可靠性要求，在综合平衡可靠性、性能、费用和研制（生产）周期等因素的基础上，转化为明确的、定量化的可靠性设计指标。
（2）对国内外相似的产品进行调研，了解其生产研制水平、可靠性水平（包括产品的主要失效模式、失效机理、已采取的技术措施、已达到的质量等级和失效率等）以及该产品的技术发展方向。
(3) 对现有生产（研制）线的生产水平、工艺能力、质量保证能力进行调研，可通过通用和特定的评价电路，所遵从的认证标准或统计工艺控制（SPC ）技术，获得在线的定量化数据。
4. 可靠性设计程序
（1）分析、确定可靠性设计指标，并对该指标的必要性和科学性等进行论证。
（2）制定可靠性设计方案。设计方案应包括对国内外同类产品（相似产品）的可靠性分析、可靠性目标与要求、基础材料选择、关键部件与关键技术分析、应控制的主要失效模式以及应采取的可靠性设计措施、可靠性设计结果的预计和可靠性评价试验设计等。
（3）可靠性设计方案论证（可与产品总体方案论证同时进行）。
（4）设计方案的实施与评估，主要包括线路、版图、工艺、封装结构、评价电路等的可靠性设计以及对设计结果的评估。
（5）样品试制及可靠性评价试验。
（6）样品制造阶段的可靠性设计评审。
（7）通过试验与失效分析来改进设计，并进行“设计－试验－分析－改进”循环，实现产品的可靠性增长，直到达到预期的可靠性指标。
（8）最终可靠性设计评审。
（9）设计定型。设计定型时，不仅产品性能应满足合同要求，可靠性指标是否满足合同要求也应作为设计定型的必要条件。
6.2.2 集成电路的可靠性设计指标
1. 稳定性设计指标
半导体集成电路经过贮存、使用一段时间后，在各种环境因素和工作应力的作用下，某些电性能参数将逐渐发生变化。如果这些参数值经过一定的时间超过了所规定的极限值即判为失效，这类失效通常称为参数漂移失效，如温漂、时漂等。因此，在确定稳定性设计指标时，必须明确规定半导体集成电路在规定的条件下和规定的时间内，其参数的漂移变化率应不超过其规定值。如某CMOS 集成电路的两项主要性能参数功耗电流I OD 和输出电流I OL 、I OH 变化量规定值为： 在125℃环境下工作24小时，△I OD 小于500mA ；
在125℃环境下工作24小时，I OL 、I OH 变化范围为±20％。
2. 极限性设计指标
半导体集成电路承受各种工作应力、环境应力的极限能力是保证半导体集成电路可靠性的主要条件。半导体集成电路的电性能参数和热性能参数都有极限值的要求，如双极器件的最高击穿电压、最大输出电流、最高工作频率、最高结温等。极限性设计指标的确定应根据用户提出的工作环境要求。除了遵循标准中必须考核的项目之外，对影响产品可靠性性能的关键极限参量也应制定出明确的量值，以便在设计中采取措施加以保证。
3. 可靠性定量指标
表征产品的可靠性有产品寿命、失效率或质量等级。若半导体集成电路产品的失效规律符合指数分布时，寿命与失效率互为倒数关系。
通常半导体集成电路的可靠性指标也可根据所遵循技术标准的质量等级分为S 级、B 级、B1级。
4. 应控制的主要失效模式
半导体集成电路新品的研制应根据电路的具体要求和相似产品的生产、使用数据，通过可靠性水平分析，找到可能出现的主要失效模式，在可靠性设计中有针对性地采取相应的纠正措施，以达到控制或消除这些失效模式的目的。一般半导体集成电路产品应控制的主要失效模式有短路、开路、参数漂移、漏气等，其主要失效机理为电迁移、金属腐蚀、静电放电、过电损伤、热载流子效应、闩锁效应、介质击穿、α辐射软误差效应、管壳及引出端锈蚀等。
6.2.3 集成电路可靠性设计的基本内容
1. 线路可靠性设计
线路可靠性设计是在完成功能设计的同时，着重考虑所设计的集成电路对环境的适应性和功能的稳定性。半导体集成电路的线路可靠性设计是根据电路可能存在的主要失效模式，尽可能在线路设计阶段对原功能设计的集成电路网络进行修改、补充、完善，以提高其可靠性。如半导体芯片本身对温度有一定的敏感性，而晶体管在线路达到不同位置所受的应力也各不相同，对应力的敏感程度也有所不同。因此，在进行可靠性设计时，必须对线路中的元器件进行应力强度分析和灵敏度分析（一般可通过SPICE 和有关模拟软件来完成），有针对性地调整其中心值，并对其性能参数值的容差范围进行优化设计，以保证在规定的工作环境条件下，半导体集成电路整体的输出功能参数稳定在规定的数值范围，处于正常的工作状态。
线路可靠性设计的一般原则是：
（1）线路设计应在满足性能要求的前提下尽量简化；
（2）尽量运用标准元器件，选用元器件的种类尽可能减少，使用的元器件应留有一定的余量，避免满负荷工作；
（3）在同样的参数指标下，尽量降低电流密度和功耗，减少电热效应的影响；
（4）对于可能出现的瞬态过电应力，应采取必要的保护措施。如在有关端口采用箝位二极管进行瞬态电压保护，采用串联限流电阻限制瞬态脉冲过电流值。
2. 版图可靠性设计
版图可靠性设计是按照设计好的版图结构由平面图转化成全部芯片工艺完成后的三维图像，根据工艺流程按照不同结构的晶体管（双极型或MOS 型等）可能出现的主要失效模式来审查版图结构的合理性。如电迁移失效与各部位的电流密度有关，一般规定有极限值，应根据版图考察金属连线的总长度，要经过多少爬坡，预计工艺的误差范围，计算出金属涂层最薄位置的电流密度值以及出现电迁移的概率。此外，根据工作频率在超高频情况下平行线之间的影响以及对性能参数的保证程度，考虑有无出现纵向或横向寄生晶体管构成潜在通路的可能性。对于功率集成电路中发热量较大的晶体管和单元，应尽量分散安排，并尽可能远离对温度敏感的电路单元。
3. 工艺可靠性设计
为了使版图能准确无误地转移到半导体芯片上并实现其规定的功能，工艺设计非常关键。一般可通过工艺模拟软件（如SUPREM 等）来预测出工艺流程完成后实现功能的情况，在工艺生产过程中的可靠性设计主要应考虑：
（1）原工艺设计对工艺误差、工艺控制能力是否给予足够的考虑（裕度设计），有无监测、监控措施（利用PCM 测试图形）；
（2）各类原材料纯度的保证程度；
（3）工艺环境洁净度的保证程度；
（4）特定的保证工艺，如钝化工艺、钝化层的保证，从材料、工艺到介质层质量（结构致密度、表面介面性质、与衬底的介面应力等）的保证。
4. 封装结构可靠性设计
封装质量直接影响到半导体集成电路的可靠性。封装结构可靠性设计应着重考虑：
（1）键合的可靠性，包括键合连接线、键合焊点的牢固程度，特别是经过高温老化后性能变脆对键合拉力的影响；
（2）芯片在管壳底座上的粘合强度，特别是工作温度升高后，对芯片的剪切力有无影响。此外，还应注意粘合剂的润湿性，以控制粘合后的孔隙率；
（3）管壳密封后气密性的保证；
（4）封装气体质量与管壳内水汽含量，有无有害气体存在腔内；
（5）功率半导体集成电路管壳的散热情况；
（6）管壳外管脚的锈蚀及易焊性问题。
5. 可靠性评价电路设计
为了验证可靠性设计的效果或能尽快提取对工艺生产线、工艺能力有效的工艺参数，必须通过相应的微电子测试结构和测试技术来采集。所以，评价电路的设计也应是半导体集成电路可靠性设计的主要内容。一般有以下三种评价电路：
(1) 工艺评价用电路设计
主要针对工艺过程中误差范围的测定，一般采用方块电阻、接触电阻构成的微电子测试结构来测试线宽、膜厚、工艺误差等。
(2) 可靠性参数提取用评估电路设计
针对双极性和CMOS 电路的主要失效模式与机理，借助一些单管、电阻、电容，尽可能全面地研究出一些能评价其主要失效机理的评估电路。
(3) 宏单元评估电路设计
针对双极型和CMOS 型电路主要失效模式与机理的特点，设计一些能代表复杂电路中基本宏单元和关键单元电路的微电子测试结构，以便通过工艺流程研究其失效的规律性。
6.2.4 可靠性设计技术
可靠性设计技术分类方法很多，这里以半导体集成电路所受应力不同造成的失效模式与机理为线索来分类，将半导体集成电路可靠性设计技术分为：
（1）耐电应力设计技术：包括抗电迁移设计、抗闩锁效应设计、防静电放电设计和防热载流子效应设计；
（2）. 耐环境应力设计技术：包括耐热应力、耐机械应力、耐化学应力和生物应力、耐辐射应力设计；
（3）稳定性设计技术：包括线路、版图和工艺方面的稳定性设计。
在下面几节将对这些技术进行详细阐述。
6.2.5 耐电应力设计技术
半导体集成电路所承受过高电应力的来源是多方面的，有来自于整机电源系统的瞬时浪涌电流、外界的静电和干扰的电噪声，也有来自于自身电场的增强。此外，雷击或人为使用不当（如系统接地不良，在接通、切断电源的瞬间会引起输入端和电源端的电压逆转）也会产生过电应力。过电流应力的冲击会造成半导体集成电路的电迁移失效、CMOS 器件的闩锁效应失效、功率集成电路中功率晶体管的二次击穿失效和电热效应失效等；过电压应力则造成绝缘介质击穿和热载流子效应等。
1. 抗电迁移设计
电迁移失效是在一定温度下，当半导体器件的金属互连线上流过足够大的电流密度时，被激发的金属离子受电场的作用形成离子流朝向阴极方向移动，同时在电场作用下的电子通过对金属离子的碰撞给离子的动量形成朝着金属模阳极方向运动的离子流。在良好的导体中，动量交换力比静电力占优势，造成了金属离子向阳极端的净移动，最终在金属膜中留下金属离子的局部堆积（引起短路）和空隙（引起开路）。MOS 和双极器件对这一失效模式都很敏感，但由于MOS 器件属于高阻抗器件，电流密度不大，相对而言，电迁移失效对MOS 器件的影响比双极器件小。在各种电迁移失效模型中引用较多的为下式
MTF =AWP L q J -n exp (E a ) （6.1） kT
式中，MTF 是平均失效时间，A 、p 、q 均为常数，W 是金属条线宽，L 是金属条厚度，J 是电流密度，n 一般为2，E a 为激活能，k 是玻尔兹曼常数，T 是金属条的绝对温度。
为防止电迁移失效，一般采取以下设计措施：
（1）在铝材料中加入少量铜（一般含2～4％重量比），或加入少量硅（含0.3%重量比），或在铝条上覆盖Al-Cu 合金。含铜的铝膜电迁移寿命是纯铝膜的40倍，但在高温下铜原子在电场作用下会迁移到PN 结附近引起PN 结劣化。
（2）在铝膜上覆盖完整的钝化膜。
（3）降低互连线中的电流密度。对于互连线厚度大于0.8μm 、宽度大于6μm 的电流密度设计容限一般规定如下：有钝化层的纯铝合金条，电流密度J ≤5×10A/cm；无钝化层的纯铝或铝合金条，J ≤2×10A/cm；金膜，J ≤6×10A/cm；其它各种导电材料膜条，J ≤2×10A/cm。对于VLSI 中金属互连线的电流密度设计容限的要求应更加严格，应取J ≤2×10A/cm。实际上，这一设计容限值是导体电流、温度和温度梯度的函数。
（4）加强工艺控制精度，减少铝互连线的工艺缺陷。
（5）金(Au)互连线系统有很好的抗电迁移能力。为了防止形成Au-Si 低熔点共晶体，需在金－硅之间引入衬垫金属，如Pt-Ti-Pt-Au 结构。
（6）可考虑用钼、钨、氮化钛氮化钨等高熔点金属替代铝作电极材料。
2. 抗闩锁设计
CMOS集成电路含有n 沟MOS 和p 沟MOS 晶体管，不可避免地存在npnp 寄生可控硅结构，在一定条件下，该结构一旦触发，电源到地之间便会流过较大的电流，并在npnp 寄生可控硅结构中
5252525252
同时形成正反馈过程，此时寄生可控硅结构处于导通状态。只要电源不切断，即使触发信号已经消失，业已形成的导通电流也不会随之消失，此现象即为闩锁效应，简称闩锁(Latch-up)。
(1)CMOS半导体集成电路产生闩锁的三项基本条件是：
·外加干扰噪声进入寄生可控硅，使某个寄生晶体管触发导通。
·满足寄生可控硅导通条件:
αn R w
R w +r cn +αp R s R S +r cp ≥1 （6.2）
其中：αn 和αp 分别为npn 管和pnp 管的共基极电流增益；r cn 和r cp 分别为npn 管和pnp 管发射极串联电阻；R W 和R S 分别为npn 管pnp 管EB 结的并联电阻。除了αn 、αp 与外加噪声引起的初始导通电流有关外，所有以上各参数均由CMOS 半导体集成电路的版图和工艺条件决定。
·导通状态的维持。当外加噪声消失后，只有当电源供给的电流大于寄生可控硅的维持电流或电路的工作电压大于维持电压时，导通状态才能维持，否则电路退出导通状态。
(2) 抗闩锁的设计原则
抗闩锁可靠性设计总的原则是：根据寄生可控硅导通条件，设法降低纵、横向寄生晶体管的电流放大系数，减少阱和衬底的寄生电阻，以提高造成闩锁的触发电流阈值，破坏形成正反馈的条件。
（3）版图抗闩锁设计
·尽可能增加寄生晶体管的基区宽度，以降低其β。对于横向寄生晶体管，应增加沟道MOS 管与P 沟道MOS 管的间距；对纵向寄生晶体管，应增加阱深，尽可能缩短寄生晶体管基极与发射极的n 区与p 区的距离，以降低寄生电阻。尽可能多开设电源孔和接地孔，以便增长周界；电源孔尽量设置在P 沟道MOS 管与P 阱之间，接地孔开设在靠近P 沟道MOS 管的P 阱内，尽量减少P 阱面积，以减少寄生电流。
·采用阻断环结构，如图6.1所示。
·采用保护环结构，如图6.2所示。
·采用伪集电极结构，如图6.3所示。
++
图6.1 CMOS电路防闩锁的阻断环结构
图6.2 CMOS电路防闩锁的保护结构
图6.3 体硅CMOS 电路伪集电极结构及等效电路
(4)工艺抗闩锁设计
·采用掺金、本征吸杂、中子或电子辐照等方法，以降低寄生晶体管的电流放大系数； ·在低阻的n 衬底上生长n 外延层，再作p 阱和n 、p 源接触，形成低阻衬底来降低衬底寄生电阻；
·用肖特基势垒代替扩散结制作MOS 管的源区和漏区。由于肖特基势垒结发射效率比pn 结低得多，可大大削弱闩锁效应；
·采用在绝缘衬底上生长硅外延层的CMOS/SOI工艺技术。
3. 防静电放电设计
静电放电(ESD)失效可以是热效应，也可以是电效应，这取决于半导体集成电路承受外界过电应力的瞬间以及器件对地的绝缘程度。若器件的某一引出端对地短路，则放电瞬间产生电流脉冲形成焦耳热，使器件局部金属互连线熔化或芯片出现热斑，以致诱发二次击穿，这就属于热效应。若器件与地不接触，没有直接电流通路，则静电源不是通过器件到地直接放电，而是将存贮电荷传到器件，放电瞬间表现为产生过电压导致介质击穿或表面击穿，这就属于静电效应。预防半导体集成电路静电放电失效的设计措施主要有：
（1）MOS 器件防静电放电效应设计。图6.4为场效应管静电保护电路, 图6.5为二极管防静电保护电路。
+-＋＋
（2）双极型器件防静电放电失效设计。图6.6为双极型器件防静电保护电路。
（3）CMOS 器件防静电放电失效设计。图6.7是CMOS 器件防静电保护电路。
以上防静电保护电路中选用的元件一般要求具有高耐压、大功耗和小动态电阻，使之具有较强的抗静电能力。同时，还要求具有较快的导通速度和小的等效电容，以减少保护电路对电路性能的影响。
图6.4 MOS器件场效应管静电保护电路
图6.5 MOS器件二极管防静电保护电路 （a ）保护电路；（b ）结构剖面图；（c ）等效电路
图6.6 双极型器件静电保护电路
（a ）限流电阻；（b ）钳位二极管
（a ） (b)
图6.7 CMOS器件防静电保护电路
（a ）采用多晶硅电阻；（b ）采用扩散电阻
4. 防热载流子效应设计
防热载流子效应设计主要是采取减弱MOS 场效应晶体管漏极附近电场强度的结构，一般通过工艺来形成轻掺杂漏极（LDD ）结构。首先对产品硅栅极进行掩膜形成n 区，再用化学气相淀积（CVD ）技术把氧化膜淀积在整个芯片上，再利用各向异性刻蚀在多晶硅栅极侧面形成CVD 氧化膜侧壁。对这个侧壁进行掩膜，便形成高浓度区n 。由于在LDD 结构中n 、n+区是分别形成的，便于各区选取最佳浓度。这种工艺易于形成，重复性也好，是行之有效的办法。图6.8为LDD 结构和普通结构电场强度的比较。图6.9和图6.10分别为改进的LDD 结构，即埋层LDD 结构（BLDD ）和双注入LDD 结构（DI-LDD ）。
+-+
图6.8 LDD结构和普通结构电场强度的比较
图6.9 埋层LDD 结构 图6.10 双注入LDD 结构
6.2.6 耐环境应力设计技术
1. 耐热应力设计
(1)热应力引起半导体集成电路的失效
热应力引起的失效可以分为两种情况：
·由于高温而引起的失效。高温可能来自四周环境温度升高，也可能来自电流密度提高造成的电热效应。温度的升高不仅可以使器件的电参数发生漂移变化，如双极器件的反向漏电流 和电流增益上升,MOS 器件的跨导下降, 甚至可以使器件内部的物理化学变化加速劣化，缩短器件寿命或使器件烧毁，如加速铝的电迁移、引起开路或短路失效等。
·温度剧烈变化引起的失效。温度变化可以在具有不同的热膨胀系数的材料内形成不匹配应力，造成芯片与管脚间的键合失效、管壳密封性失效和器件某些材料的热疲劳劣化。
半导体集成电路集成度、功率密度的不断提高和封装管壳的不断减少，使热应力引起的可靠性问题变得更加突出。
（2）反映半导体集成电路热性能的主要参数
反映半导体集成电路热性能的主要参数有两个，即器件的最高允许结温T jm 和热阻R T 。它们
用来表征半导体集成电路的耐热极限和散热能力。半导体集成电路工作所消耗的功率会转换成热量，使电路的结温上升。当结温高于环境温度T a 时，热量靠温差形成的扩散电流由芯片通过管壳向外散发，散发出的热量随温差的增大而增加，当结温上升到耗散功率能全部变成散发热量时，结温不再上升，这时电路处于动态热平衡状态。平衡时结温的大小取决于耗散功率和电路的散热能力，耗散功率越大或电路的散热能力越差，结温就高；热阻越大则表示散热能力越差。
（3）耐热应力设计的方法
半导体集成电路的热设计就是尽力防止器件出现过热或温度交变诱生失效，主要包括： ·管芯热设计。主要通过版图的合理布局使芯片表面温度尽可能均匀分布，防止出现局部的过热点。
·封装键合热设计。主要通过合理选择封装、键合和烧结材料，尽可能降低材料之间的热不匹配性，防止出现过大的热应力。半导体集成电路常用材料的典型热特性值见表6.1。
·管壳热设计。应着重考虑功率器件应具有足够大的散热能力。对于耗散功率较大的集成电路，为了改善芯片与底座接触良好，多采用芯片背面金属化和选用绝缘性与导热性好的氧化铍陶瓷，以增加散热能力。采用不同标准外壳封装的半导体集成电路热阻的典型值见表6.2。
·为了使半导体集成电路能正常地、长期可靠地工作，必须规定一个最高允许结温T jm 。综合各种因素，微电子器件的最大允许结温为：塑料封装硅器件一般为125～150℃，金属封装硅器件一般为150～175℃，锗器件一般为70～90℃。
表6.1 微电子器件主要材料典型热特性值
表6.2 采用不同标准管壳的集成电路热阻典型值
2. 耐机械应力设计
半导体集成电路在运输和使用现场中将受到各种形式机械环境因素的作用，其中最常见、影响最大的是振动和冲击。此外，离心、碰撞、跌落、失重、声振等机械作用也会对半导体集成电路施加不同程度的机械应力。
（1）振动和冲击对半导体集成电路性能的影响
·振动的影响。振动是周期性的施加大小交替的力。根据力的作用频率不同，振动可分为固定频率、周期变频和随机性振动等三种情况。通常遇到的振动是在一定范围内的随机振动，随机振动实际可能达到0～10000Hz ，电子产品受振动影响的频率范围通常为20～2000Hz 。一般认为，低于20Hz 或高于2000Hz 频率是安全的。半导体集成电路在机械振动的反复作用下，机械构件会产生疲劳损伤，使其结构松动，特别容易发生引线断裂、开焊、局部气密封接处出现裂缝等，轻则引起参数变化，重则造成失效。特别是，当半导体集成电路本身的固有频率在设备的振动频率谱范围内时，会出现共振现象。共振将使半导体集成电路的引线疲劳，使参数发生不可逆的变化而失效。此外，过大的振幅可能使脆性材料断裂，热性材料变形，造成产品结构严重损坏。
·冲击的影响。冲击是对产品施加突发性的力，其加速度很大，致使半导体集成电路在瞬间受到强烈的机械冲击，可造成电路的机械结构损坏，也可造成内引线的键合点脱开或内引线折断而引起开路失效。此外，还会使芯片产生裂纹或与管座脱离。在各种环境条件下的冲击加速度如表6.3所示。
表6.3 各种环境条件下的冲击加速度
（2）耐机械应力可靠性设计方法
·使半导体集成电路的固有频率移出振源和设备的振动频段。通常的设计是使固有频率达到设备机柜固有频率的两倍以上。半导体集成电路的固有频率计算十分复杂，可以参照元器件的计算公式来估算，也可以用模拟试验方法经过试验来测定。对于双端元器件的固有频率(f o ) 可按下式进行计算（卧式安装）
f o =
12πEJg
(Hz ) （6.4） 3
mL
式中，E 为弹性模量（dyn/cm3或Kg/cm2），可查机械手册；L 是元器件的引线长度(cm)；J 是弯曲惯性矩，对于园引线为D π/64，D 为引线直径(mm)；m 是元器件的质量(g)；g 是重力加速度(g =980cm/s2) 。
·半导体集成电路的工作环境有可能发生共振时，应在设计时做出适当的加固减振及隔离措施，并经试验后采用。
3. 耐辐射应力设计
半导体集成电路在使用中会受到辐射应力的作用，其中最常见的有中子辐射效应、总电离辐射效应、电磁脉冲烧毁、α粒子辐照软误差失效等。
（1）器件的选择
组成军用半导体集成电路所用的器件，应选择抗辐射能力强的器件。在各种半导体器件中，NMOS 器件的抗辐射能力最差，一般在军用半导体集成电路中选用较少，CMOS/SOS器件有很好的抗辐射能力，双极型TTL 器件和CMOS 器件比较成熟，可靠性较高已广泛地应用于武器电子系统和其它抗辐射要求的电子系统中。对于各种器件组成的半导体集成电路，其加固与未加固的耐辐射能力见表6.4，供设计时参考。
4
表6.4 各种半导体集成电路抗辐射能力的比较
半导体集成电路的辐射损伤阈值一般要求达到： 耐中子辐射能力 大于1014中子/cm2； 耐电离辐射能力 1×105～1×106拉德（Si ）； 耐瞬时辐射能力 1×109拉德(Si)。 （2）双极型半导体集成电路耐辐射加固措施
·采用介质隔离。与pn 结隔离相比。它可使电路的耐瞬间辐射能力提高一个数量级以上； ·平衡和补偿光电流。一般采用掺金TTL 工艺和肖特基钳位TTL 工艺（STTL ）均有较好的耐辐射能力；
·提高耐中子和电离辐射的能力，尽可能提高晶体管的电流增益； ·对高剂量率的光电流需加以限制；
·减小元器件的几何尺寸，以相应减小有源器件和寄生元件的尺寸； ·尽量提高半导体集成电路的工作速度。
双极型线性半导体集成电路，由于采用了横向pnp 晶体管，超增益晶体管和低的工作电流，对中子辐射和电离辐射的灵敏度都比较高，会引起各种运算放大器参数的显著变化，其辐射损伤的阈值低。
双极型器件加固工艺难度较大，常见的方法除了采用以上加固措施外，还应对半导体集成电路各工艺（如氧化、退火和金属化互连线沉积）的工艺条件实施精确控制，并努力做好表面钝化膜，沉积的各种膜都必须使之结构致密、完整。
（3）CMOS 半导体集成电路的耐辐射加固措施
军用CMOS 电路耐辐射加固设计的主要问题是电离辐射效应。为了提高电离辐射损伤阈值，可采用下面一些加固工艺，使CMOS 电路抗电离辐射损伤阀值提高一个数量级以上。
·采用低温氧化工艺，如85℃HCl 水蒸气氧化、85℃下氮气退火等，栅氧化层厚度可为70nm ； ·p +区用离子注入，在85℃下退火； ·低温扩散，n +区扩散温度可用950℃； ·用电子束蒸发铝，蒸发源用氮化硼坩锅。 （4）封装结构及材料的选择
封装材料、半导体集成电路芯片保护膜材料以及金属化互连线材料，应选择有良好抗辐射性的材料。
（5）线路设计中的耐辐射设计
在线路设计上，要用限流电阻防止过大的瞬时过电流，可用反向二极管来抵销部分光电流，还可以采用适当的退耦、旁路、滤波和反馈等措施来抵消辐射产生的不良影响。
4. 耐软误差效应设计 （1）软误差
在构成半导体集成电路的材料中，特别是在封装材料中，都会含有一定的放射性物质，如铀、钍等，这些放射性物质所产生的α射线照射到芯片表面，特别是照射到存贮器件上产生的最大能量为9MeV ，平均为5MeV 。当α粒子能量为5MeV 时，约产生1.4×10电子空穴对。以MOSRAM 为例，这些电子空穴对在器件体内以扩散方式运动，空穴移向衬底，电子被贮存势阱收集，从而使MOSRAM 中存贮信息从“1”状态转变为“0”，丢失了信息“1”。这就发生了暂时性的误动作，但在下次写入时仍能正常工作。它在器件结构上并不留下任何缺陷（硬错误），它也不是完全随机地重复发生，所以把这种错误动作叫做软错误或软错误率(SER，Soft Error Rate)。各种材料中放射性元素含有量和α射线流量率见表6.5。
表6.5 各种材料中放射性元素含有量和α射线流量率
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注：射线流量率[个/cm2.H]是指每小时1cm 2入射的α射线数
（2）控制软误差效应的措施
降低软误差效应的方法主要有：设法提高材料纯度，杜绝α射线发射源；芯片表面涂敷阻挡α射线保护层；在器件设计方面应考虑防止电子－空穴对在有源区聚集；在电路和系统方面设法
采用纠错电路。具体措施如下：
·用聚酸胺等有机高分子化合物覆盖芯片表面，作为保护层减弱α粒子射入芯片的能量； ·减少电子和空穴寿命，如用10cm 中子辐照，可使16K DRAM的软误差率改善50倍； ·采用抗噪声能力强的电路，如折叠位线方式等；
·增加单位面积的电荷存贮容量，如采用介电常数大的材料；
·在器件衬底表面附近设置势垒，防止电子或空穴扩散到有源区域。如在表面下面形成高浓度P 型埋层，增加直接位于存贮节点下面的P 型掺杂浓度；
·减少位线电压浮动时间。 5. 耐化学应力与生物应力设计
半导体集成电路产品有可能在比较恶劣的气候环境中贮存、运输和使用。在气候环境的诸因素中，潮湿、盐雾和霉菌是最常遇到而且影响最明显的破坏因素。它对半导体集成电路能起到加速化学腐蚀与生物腐蚀的作用。对这三方面的防护性设计通常称为“三防”设计。
（1）防潮设计
潮湿气候实际上是湿度和温度形成的复杂环境。这种环境对电子产品的可靠性危害很大，必须从原材料选择、结构改进和工艺等方面采用防潮措施：
·在满足性能的前提下，尽量采用吸湿性小并在湿热环境中性能稳定的材料；
·当设计两种金属材料直接接触时，应尽量选择电极电位接近的材料，一般应小于0.5eV ，以防电化学腐蚀的产生。部分金属的耐腐蚀性能见表6.6。
·对防潮性能要求较高的器件应设计密封外壳，内部抽真空或充以保护气体。
表6.6 部分金属的耐腐蚀性能
16
-2
（2）防霉设计
半导体集成电路使用的材料中如果含有霉菌生长的营养成分时，在潮湿条件下会促进霉菌生长繁殖。器件表面长霉后，会造成漏电，绝缘电阻下降。当绝缘材料生霉达3级时，绝缘电阻下降100倍，抗电强度降低65％。霉菌代谢物中的酸性物质对器件的结构材料具有腐蚀作用。
进行防霉设计时应考虑以下三个方面：
·防霉设计要与防潮设计结合考虑，如优选三防涂料（见表6.7）； ·尽量选用防霉性能良好的材料；
·设计良好的防霉使用环境，应尽量控制温度、湿度，并保持空气流通，必要时定期用紫外线消毒。
（3）防盐雾设计
海浪拍击碎石而飞溅的水沫构成雾状进入空气，这种悬浮在空气中的气化雾状微粒称为盐雾。它可以随风飘入沿海地区，其主要成分为NaCl （占77.8%）, 其余为MgCl 2（占10.9%）、MgCO 3、CaSO 4等。盐雾在物体表面并溶于水中，在一般的温度下就能对半导体集成电路材料、结构件等产生腐蚀作用，使表面、接点处变糙而降低可靠性。
防盐雾设计技术要求如下：
·必须使半导体集成电路同盐雾环境隔离开来，一般采用加密封装/罐装或涂复等办法； ·在半导体集成电路表面上形成金属保护镀层，可采用电镀、热浸、化学和电化学等方法涂敷。镀层厚度有一定要求，但并非越厚越好，推荐的防护镀层的厚度见表6.8。表6.9为电镀和化学涂覆层的特性和用途。
表6.7 三防优选涂料
表6.8 推荐的防护镀层厚度
表6.9 电镀和化学涂覆层的特性和用途
6.2.7 稳定性设计技术
在解决半导体集成电路的稳定性问题上，一般从线路设计、版图设计入手，通过工艺控制，集中解决表面的不完整性（如界面陷肼和氧化层电荷密度等）和体内的不完整性（晶格缺陷等）。采用版图与工艺设计技术，对控制和减弱双极晶体管的h FE 时漂、双极型半导体集成电路的失调电流和输入偏值电流的时漂、MOS 管的跨导与阈值电压漂移以及与时间有关的二氧化硅击穿（TDDB ）失效等具有明显的效果。
1．线路稳定性设计
（1）首先找出在电路中受应力较大，甚至可能出现过应力的部位和对电路特性很敏感的元器件，摸清它们在环境条件下变化时的漂移趋势和范围，进行容差分析。
（2）根据容差分析结果，对线路进行容差和冗余的优化设计。考虑到电路特性漂移引起的参数变化范围，再根据工艺过程和元器件参数的随机起伏的偏差值，选取最佳的元器件中心值和允
可靠性技术资料—半导体集成电路的可靠性设计
许的容差范围，并从冗余设计的角度来提高电路的稳定性。
2. 版图稳定性设计
（1）对于MOS 电路，适当增加其中关键MOS 管的沟道面积，减薄栅氧化层厚度。
（2）对双极型电路，尽可能减少双极晶体管发射极的周长－面积比和基区表面宽度。
（3）对模拟电路等应注意尽量减少失调电流与失调电压值，加强对管的对称性设计。
3. 工艺稳定性设计
在工艺稳定性设计中，应加强表面钝化工艺，采用氮化硅－二氧化硅－非晶硅多层复合膜做器件的二次钝化层，使薄膜与衬底间的应力能降得比较低，有助于抑制位错的产生，改善表面与界面结构的完整性，还可以采用各种吸杂技术、掺氯氧化物退火工艺技术等。
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6.2 半导体集成电路的可靠性设计
军用半导体集成电路的可靠性设计是在产品研制的全过程中，以预防为主、加强系统管理的思想为指导，从线路设计、版图设计、工艺设计、封装结构设计、评价试验设计 、原材料选用、软件设计等方面，采取各种有效措施，力争消除或控制半导体集成电路在规定的条件下和规定时间内可能出现的各种失效模式，从而在性能、费用、时间（研制、生产周期）因素综合平衡的基础上，实现半导体集成电路产品规定的可靠性指标。
根据内建可靠性的指导思想，为保证产品的可靠性，应以预防为主，针对产品在研制、生产制造、成品出厂、运输、贮存与使用全过程中可能出现的各种失效模式及其失效机理，采取有效措施加以消除控制。因此，半导体集成电路的可靠性设计必须把要控制的失效模式转化成明确的、定量化的指标。在综合平衡可靠性、性能、费用和时间等因素的基础上，通过采取相应有效的可靠性设计技术使产品在全寿命周期内达到规定的可靠性要求。
6.2.1 概 述
1. 可靠性设计应遵循的基本原则
（1）必须将产品的可靠性要求转化成明确的、定量化的可靠性指标。
（2）必须将可靠性设计贯穿于产品设计的各个方面和全过程。
（3）从国情出发尽可能地采用当今国内外成熟的新技术、新结构、新工艺。
（4）设计所选用的线路、版图、封装结构，应在满足预定可靠性指标的情况下尽量简化，避免复杂结构带来的可靠性问题。
（5）可靠性设计实施过程必须与可靠性管理紧密结合。
2. 可靠性设计的基本依据
（1）合同书、研制任务书或技术协议书。
（2）产品考核所遵从的技术标准。
（3）产品在全寿命周期内将遇到的应力条件（环境应力和工作应力）。
（4）产品的失效模式分布，其中主要的和关键的失效模式及其机理分析。
（5）定量化的可靠性设计指标。
（6）生产（研制）线的生产条件、工艺能力、质量保证能力。
3. 设计前的准备工作
（1）将用户对产品的可靠性要求，在综合平衡可靠性、性能、费用和研制（生产）周期等因素的基础上，转化为明确的、定量化的可靠性设计指标。
（2）对国内外相似的产品进行调研，了解其生产研制水平、可靠性水平（包括产品的主要失效模式、失效机理、已采取的技术措施、已达到的质量等级和失效率等）以及该产品的技术发展方向。
(3) 对现有生产（研制）线的生产水平、工艺能力、质量保证能力进行调研，可通过通用和特定的评价电路，所遵从的认证标准或统计工艺控制（SPC ）技术，获得在线的定量化数据。
4. 可靠性设计程序
（1）分析、确定可靠性设计指标，并对该指标的必要性和科学性等进行论证。
（2）制定可靠性设计方案。设计方案应包括对国内外同类产品（相似产品）的可靠性分析、可靠性目标与要求、基础材料选择、关键部件与关键技术分析、应控制的主要失效模式以及应采取的可靠性设计措施、可靠性设计结果的预计和可靠性评价试验设计等。
（3）可靠性设计方案论证（可与产品总体方案论证同时进行）。
（4）设计方案的实施与评估，主要包括线路、版图、工艺、封装结构、评价电路等的可靠性设计以及对设计结果的评估。
（5）样品试制及可靠性评价试验。
（6）样品制造阶段的可靠性设计评审。
（7）通过试验与失效分析来改进设计，并进行“设计－试验－分析－改进”循环，实现产品的可靠性增长，直到达到预期的可靠性指标。
（8）最终可靠性设计评审。
（9）设计定型。设计定型时，不仅产品性能应满足合同要求，可靠性指标是否满足合同要求也应作为设计定型的必要条件。
6.2.2 集成电路的可靠性设计指标
1. 稳定性设计指标
半导体集成电路经过贮存、使用一段时间后，在各种环境因素和工作应力的作用下，某些电性能参数将逐渐发生变化。如果这些参数值经过一定的时间超过了所规定的极限值即判为失效，这类失效通常称为参数漂移失效，如温漂、时漂等。因此，在确定稳定性设计指标时，必须明确规定半导体集成电路在规定的条件下和规定的时间内，其参数的漂移变化率应不超过其规定值。如某CMOS 集成电路的两项主要性能参数功耗电流I OD 和输出电流I OL 、I OH 变化量规定值为： 在125℃环境下工作24小时，△I OD 小于500mA ；
在125℃环境下工作24小时，I OL 、I OH 变化范围为±20％。
2. 极限性设计指标
半导体集成电路承受各种工作应力、环境应力的极限能力是保证半导体集成电路可靠性的主要条件。半导体集成电路的电性能参数和热性能参数都有极限值的要求，如双极器件的最高击穿电压、最大输出电流、最高工作频率、最高结温等。极限性设计指标的确定应根据用户提出的工作环境要求。除了遵循标准中必须考核的项目之外，对影响产品可靠性性能的关键极限参量也应制定出明确的量值，以便在设计中采取措施加以保证。
3. 可靠性定量指标
表征产品的可靠性有产品寿命、失效率或质量等级。若半导体集成电路产品的失效规律符合指数分布时，寿命与失效率互为倒数关系。
通常半导体集成电路的可靠性指标也可根据所遵循技术标准的质量等级分为S 级、B 级、B1级。
4. 应控制的主要失效模式
半导体集成电路新品的研制应根据电路的具体要求和相似产品的生产、使用数据，通过可靠性水平分析，找到可能出现的主要失效模式，在可靠性设计中有针对性地采取相应的纠正措施，以达到控制或消除这些失效模式的目的。一般半导体集成电路产品应控制的主要失效模式有短路、开路、参数漂移、漏气等，其主要失效机理为电迁移、金属腐蚀、静电放电、过电损伤、热载流子效应、闩锁效应、介质击穿、α辐射软误差效应、管壳及引出端锈蚀等。
6.2.3 集成电路可靠性设计的基本内容
1. 线路可靠性设计
线路可靠性设计是在完成功能设计的同时，着重考虑所设计的集成电路对环境的适应性和功能的稳定性。半导体集成电路的线路可靠性设计是根据电路可能存在的主要失效模式，尽可能在线路设计阶段对原功能设计的集成电路网络进行修改、补充、完善，以提高其可靠性。如半导体芯片本身对温度有一定的敏感性，而晶体管在线路达到不同位置所受的应力也各不相同，对应力的敏感程度也有所不同。因此，在进行可靠性设计时，必须对线路中的元器件进行应力强度分析和灵敏度分析（一般可通过SPICE 和有关模拟软件来完成），有针对性地调整其中心值，并对其性能参数值的容差范围进行优化设计，以保证在规定的工作环境条件下，半导体集成电路整体的输出功能参数稳定在规定的数值范围，处于正常的工作状态。
线路可靠性设计的一般原则是：
（1）线路设计应在满足性能要求的前提下尽量简化；
（2）尽量运用标准元器件，选用元器件的种类尽可能减少，使用的元器件应留有一定的余量，避免满负荷工作；
（3）在同样的参数指标下，尽量降低电流密度和功耗，减少电热效应的影响；
（4）对于可能出现的瞬态过电应力，应采取必要的保护措施。如在有关端口采用箝位二极管进行瞬态电压保护，采用串联限流电阻限制瞬态脉冲过电流值。
2. 版图可靠性设计
版图可靠性设计是按照设计好的版图结构由平面图转化成全部芯片工艺完成后的三维图像，根据工艺流程按照不同结构的晶体管（双极型或MOS 型等）可能出现的主要失效模式来审查版图结构的合理性。如电迁移失效与各部位的电流密度有关，一般规定有极限值，应根据版图考察金属连线的总长度，要经过多少爬坡，预计工艺的误差范围，计算出金属涂层最薄位置的电流密度值以及出现电迁移的概率。此外，根据工作频率在超高频情况下平行线之间的影响以及对性能参数的保证程度，考虑有无出现纵向或横向寄生晶体管构成潜在通路的可能性。对于功率集成电路中发热量较大的晶体管和单元，应尽量分散安排，并尽可能远离对温度敏感的电路单元。
3. 工艺可靠性设计
为了使版图能准确无误地转移到半导体芯片上并实现其规定的功能，工艺设计非常关键。一般可通过工艺模拟软件（如SUPREM 等）来预测出工艺流程完成后实现功能的情况，在工艺生产过程中的可靠性设计主要应考虑：
（1）原工艺设计对工艺误差、工艺控制能力是否给予足够的考虑（裕度设计），有无监测、监控措施（利用PCM 测试图形）；
（2）各类原材料纯度的保证程度；
（3）工艺环境洁净度的保证程度；
（4）特定的保证工艺，如钝化工艺、钝化层的保证，从材料、工艺到介质层质量（结构致密度、表面介面性质、与衬底的介面应力等）的保证。
4. 封装结构可靠性设计
封装质量直接影响到半导体集成电路的可靠性。封装结构可靠性设计应着重考虑：
（1）键合的可靠性，包括键合连接线、键合焊点的牢固程度，特别是经过高温老化后性能变脆对键合拉力的影响；
（2）芯片在管壳底座上的粘合强度，特别是工作温度升高后，对芯片的剪切力有无影响。此外，还应注意粘合剂的润湿性，以控制粘合后的孔隙率；
（3）管壳密封后气密性的保证；
（4）封装气体质量与管壳内水汽含量，有无有害气体存在腔内；
（5）功率半导体集成电路管壳的散热情况；
（6）管壳外管脚的锈蚀及易焊性问题。
5. 可靠性评价电路设计
为了验证可靠性设计的效果或能尽快提取对工艺生产线、工艺能力有效的工艺参数，必须通过相应的微电子测试结构和测试技术来采集。所以，评价电路的设计也应是半导体集成电路可靠性设计的主要内容。一般有以下三种评价电路：
(1) 工艺评价用电路设计
主要针对工艺过程中误差范围的测定，一般采用方块电阻、接触电阻构成的微电子测试结构来测试线宽、膜厚、工艺误差等。
(2) 可靠性参数提取用评估电路设计
针对双极性和CMOS 电路的主要失效模式与机理，借助一些单管、电阻、电容，尽可能全面地研究出一些能评价其主要失效机理的评估电路。
(3) 宏单元评估电路设计
针对双极型和CMOS 型电路主要失效模式与机理的特点，设计一些能代表复杂电路中基本宏单元和关键单元电路的微电子测试结构，以便通过工艺流程研究其失效的规律性。
6.2.4 可靠性设计技术
可靠性设计技术分类方法很多，这里以半导体集成电路所受应力不同造成的失效模式与机理为线索来分类，将半导体集成电路可靠性设计技术分为：
（1）耐电应力设计技术：包括抗电迁移设计、抗闩锁效应设计、防静电放电设计和防热载流子效应设计；
（2）. 耐环境应力设计技术：包括耐热应力、耐机械应力、耐化学应力和生物应力、耐辐射应力设计；
（3）稳定性设计技术：包括线路、版图和工艺方面的稳定性设计。
在下面几节将对这些技术进行详细阐述。
6.2.5 耐电应力设计技术
半导体集成电路所承受过高电应力的来源是多方面的，有来自于整机电源系统的瞬时浪涌电流、外界的静电和干扰的电噪声，也有来自于自身电场的增强。此外，雷击或人为使用不当（如系统接地不良，在接通、切断电源的瞬间会引起输入端和电源端的电压逆转）也会产生过电应力。过电流应力的冲击会造成半导体集成电路的电迁移失效、CMOS 器件的闩锁效应失效、功率集成电路中功率晶体管的二次击穿失效和电热效应失效等；过电压应力则造成绝缘介质击穿和热载流子效应等。
1. 抗电迁移设计
电迁移失效是在一定温度下，当半导体器件的金属互连线上流过足够大的电流密度时，被激发的金属离子受电场的作用形成离子流朝向阴极方向移动，同时在电场作用下的电子通过对金属离子的碰撞给离子的动量形成朝着金属模阳极方向运动的离子流。在良好的导体中，动量交换力比静电力占优势，造成了金属离子向阳极端的净移动，最终在金属膜中留下金属离子的局部堆积（引起短路）和空隙（引起开路）。MOS 和双极器件对这一失效模式都很敏感，但由于MOS 器件属于高阻抗器件，电流密度不大，相对而言，电迁移失效对MOS 器件的影响比双极器件小。在各种电迁移失效模型中引用较多的为下式
MTF =AWP L q J -n exp (E a ) （6.1） kT
式中，MTF 是平均失效时间，A 、p 、q 均为常数，W 是金属条线宽，L 是金属条厚度，J 是电流密度，n 一般为2，E a 为激活能，k 是玻尔兹曼常数，T 是金属条的绝对温度。
为防止电迁移失效，一般采取以下设计措施：
（1）在铝材料中加入少量铜（一般含2～4％重量比），或加入少量硅（含0.3%重量比），或在铝条上覆盖Al-Cu 合金。含铜的铝膜电迁移寿命是纯铝膜的40倍，但在高温下铜原子在电场作用下会迁移到PN 结附近引起PN 结劣化。
（2）在铝膜上覆盖完整的钝化膜。
（3）降低互连线中的电流密度。对于互连线厚度大于0.8μm 、宽度大于6μm 的电流密度设计容限一般规定如下：有钝化层的纯铝合金条，电流密度J ≤5×10A/cm；无钝化层的纯铝或铝合金条，J ≤2×10A/cm；金膜，J ≤6×10A/cm；其它各种导电材料膜条，J ≤2×10A/cm。对于VLSI 中金属互连线的电流密度设计容限的要求应更加严格，应取J ≤2×10A/cm。实际上，这一设计容限值是导体电流、温度和温度梯度的函数。
（4）加强工艺控制精度，减少铝互连线的工艺缺陷。
（5）金(Au)互连线系统有很好的抗电迁移能力。为了防止形成Au-Si 低熔点共晶体，需在金－硅之间引入衬垫金属，如Pt-Ti-Pt-Au 结构。
（6）可考虑用钼、钨、氮化钛氮化钨等高熔点金属替代铝作电极材料。
2. 抗闩锁设计
CMOS集成电路含有n 沟MOS 和p 沟MOS 晶体管，不可避免地存在npnp 寄生可控硅结构，在一定条件下，该结构一旦触发，电源到地之间便会流过较大的电流，并在npnp 寄生可控硅结构中
5252525252
同时形成正反馈过程，此时寄生可控硅结构处于导通状态。只要电源不切断，即使触发信号已经消失，业已形成的导通电流也不会随之消失，此现象即为闩锁效应，简称闩锁(Latch-up)。
(1)CMOS半导体集成电路产生闩锁的三项基本条件是：
·外加干扰噪声进入寄生可控硅，使某个寄生晶体管触发导通。
·满足寄生可控硅导通条件:
αn R w
R w +r cn +αp R s R S +r cp ≥1 （6.2）
其中：αn 和αp 分别为npn 管和pnp 管的共基极电流增益；r cn 和r cp 分别为npn 管和pnp 管发射极串联电阻；R W 和R S 分别为npn 管pnp 管EB 结的并联电阻。除了αn 、αp 与外加噪声引起的初始导通电流有关外，所有以上各参数均由CMOS 半导体集成电路的版图和工艺条件决定。
·导通状态的维持。当外加噪声消失后，只有当电源供给的电流大于寄生可控硅的维持电流或电路的工作电压大于维持电压时，导通状态才能维持，否则电路退出导通状态。
(2) 抗闩锁的设计原则
抗闩锁可靠性设计总的原则是：根据寄生可控硅导通条件，设法降低纵、横向寄生晶体管的电流放大系数，减少阱和衬底的寄生电阻，以提高造成闩锁的触发电流阈值，破坏形成正反馈的条件。
（3）版图抗闩锁设计
·尽可能增加寄生晶体管的基区宽度，以降低其β。对于横向寄生晶体管，应增加沟道MOS 管与P 沟道MOS 管的间距；对纵向寄生晶体管，应增加阱深，尽可能缩短寄生晶体管基极与发射极的n 区与p 区的距离，以降低寄生电阻。尽可能多开设电源孔和接地孔，以便增长周界；电源孔尽量设置在P 沟道MOS 管与P 阱之间，接地孔开设在靠近P 沟道MOS 管的P 阱内，尽量减少P 阱面积，以减少寄生电流。
·采用阻断环结构，如图6.1所示。
·采用保护环结构，如图6.2所示。
·采用伪集电极结构，如图6.3所示。
++
图6.1 CMOS电路防闩锁的阻断环结构
图6.2 CMOS电路防闩锁的保护结构
图6.3 体硅CMOS 电路伪集电极结构及等效电路
(4)工艺抗闩锁设计
·采用掺金、本征吸杂、中子或电子辐照等方法，以降低寄生晶体管的电流放大系数； ·在低阻的n 衬底上生长n 外延层，再作p 阱和n 、p 源接触，形成低阻衬底来降低衬底寄生电阻；
·用肖特基势垒代替扩散结制作MOS 管的源区和漏区。由于肖特基势垒结发射效率比pn 结低得多，可大大削弱闩锁效应；
·采用在绝缘衬底上生长硅外延层的CMOS/SOI工艺技术。
3. 防静电放电设计
静电放电(ESD)失效可以是热效应，也可以是电效应，这取决于半导体集成电路承受外界过电应力的瞬间以及器件对地的绝缘程度。若器件的某一引出端对地短路，则放电瞬间产生电流脉冲形成焦耳热，使器件局部金属互连线熔化或芯片出现热斑，以致诱发二次击穿，这就属于热效应。若器件与地不接触，没有直接电流通路，则静电源不是通过器件到地直接放电，而是将存贮电荷传到器件，放电瞬间表现为产生过电压导致介质击穿或表面击穿，这就属于静电效应。预防半导体集成电路静电放电失效的设计措施主要有：
（1）MOS 器件防静电放电效应设计。图6.4为场效应管静电保护电路, 图6.5为二极管防静电保护电路。
+-＋＋
（2）双极型器件防静电放电失效设计。图6.6为双极型器件防静电保护电路。
（3）CMOS 器件防静电放电失效设计。图6.7是CMOS 器件防静电保护电路。
以上防静电保护电路中选用的元件一般要求具有高耐压、大功耗和小动态电阻，使之具有较强的抗静电能力。同时，还要求具有较快的导通速度和小的等效电容，以减少保护电路对电路性能的影响。
图6.4 MOS器件场效应管静电保护电路
图6.5 MOS器件二极管防静电保护电路 （a ）保护电路；（b ）结构剖面图；（c ）等效电路
图6.6 双极型器件静电保护电路
（a ）限流电阻；（b ）钳位二极管
（a ） (b)
图6.7 CMOS器件防静电保护电路
（a ）采用多晶硅电阻；（b ）采用扩散电阻
4. 防热载流子效应设计
防热载流子效应设计主要是采取减弱MOS 场效应晶体管漏极附近电场强度的结构，一般通过工艺来形成轻掺杂漏极（LDD ）结构。首先对产品硅栅极进行掩膜形成n 区，再用化学气相淀积（CVD ）技术把氧化膜淀积在整个芯片上，再利用各向异性刻蚀在多晶硅栅极侧面形成CVD 氧化膜侧壁。对这个侧壁进行掩膜，便形成高浓度区n 。由于在LDD 结构中n 、n+区是分别形成的，便于各区选取最佳浓度。这种工艺易于形成，重复性也好，是行之有效的办法。图6.8为LDD 结构和普通结构电场强度的比较。图6.9和图6.10分别为改进的LDD 结构，即埋层LDD 结构（BLDD ）和双注入LDD 结构（DI-LDD ）。
+-+
图6.8 LDD结构和普通结构电场强度的比较
图6.9 埋层LDD 结构 图6.10 双注入LDD 结构
6.2.6 耐环境应力设计技术
1. 耐热应力设计
(1)热应力引起半导体集成电路的失效
热应力引起的失效可以分为两种情况：
·由于高温而引起的失效。高温可能来自四周环境温度升高，也可能来自电流密度提高造成的电热效应。温度的升高不仅可以使器件的电参数发生漂移变化，如双极器件的反向漏电流 和电流增益上升,MOS 器件的跨导下降, 甚至可以使器件内部的物理化学变化加速劣化，缩短器件寿命或使器件烧毁，如加速铝的电迁移、引起开路或短路失效等。
·温度剧烈变化引起的失效。温度变化可以在具有不同的热膨胀系数的材料内形成不匹配应力，造成芯片与管脚间的键合失效、管壳密封性失效和器件某些材料的热疲劳劣化。
半导体集成电路集成度、功率密度的不断提高和封装管壳的不断减少，使热应力引起的可靠性问题变得更加突出。
（2）反映半导体集成电路热性能的主要参数
反映半导体集成电路热性能的主要参数有两个，即器件的最高允许结温T jm 和热阻R T 。它们
用来表征半导体集成电路的耐热极限和散热能力。半导体集成电路工作所消耗的功率会转换成热量，使电路的结温上升。当结温高于环境温度T a 时，热量靠温差形成的扩散电流由芯片通过管壳向外散发，散发出的热量随温差的增大而增加，当结温上升到耗散功率能全部变成散发热量时，结温不再上升，这时电路处于动态热平衡状态。平衡时结温的大小取决于耗散功率和电路的散热能力，耗散功率越大或电路的散热能力越差，结温就高；热阻越大则表示散热能力越差。
（3）耐热应力设计的方法
半导体集成电路的热设计就是尽力防止器件出现过热或温度交变诱生失效，主要包括： ·管芯热设计。主要通过版图的合理布局使芯片表面温度尽可能均匀分布，防止出现局部的过热点。
·封装键合热设计。主要通过合理选择封装、键合和烧结材料，尽可能降低材料之间的热不匹配性，防止出现过大的热应力。半导体集成电路常用材料的典型热特性值见表6.1。
·管壳热设计。应着重考虑功率器件应具有足够大的散热能力。对于耗散功率较大的集成电路，为了改善芯片与底座接触良好，多采用芯片背面金属化和选用绝缘性与导热性好的氧化铍陶瓷，以增加散热能力。采用不同标准外壳封装的半导体集成电路热阻的典型值见表6.2。
·为了使半导体集成电路能正常地、长期可靠地工作，必须规定一个最高允许结温T jm 。综合各种因素，微电子器件的最大允许结温为：塑料封装硅器件一般为125～150℃，金属封装硅器件一般为150～175℃，锗器件一般为70～90℃。
表6.1 微电子器件主要材料典型热特性值
表6.2 采用不同标准管壳的集成电路热阻典型值
2. 耐机械应力设计
半导体集成电路在运输和使用现场中将受到各种形式机械环境因素的作用，其中最常见、影响最大的是振动和冲击。此外，离心、碰撞、跌落、失重、声振等机械作用也会对半导体集成电路施加不同程度的机械应力。
（1）振动和冲击对半导体集成电路性能的影响
·振动的影响。振动是周期性的施加大小交替的力。根据力的作用频率不同，振动可分为固定频率、周期变频和随机性振动等三种情况。通常遇到的振动是在一定范围内的随机振动，随机振动实际可能达到0～10000Hz ，电子产品受振动影响的频率范围通常为20～2000Hz 。一般认为，低于20Hz 或高于2000Hz 频率是安全的。半导体集成电路在机械振动的反复作用下，机械构件会产生疲劳损伤，使其结构松动，特别容易发生引线断裂、开焊、局部气密封接处出现裂缝等，轻则引起参数变化，重则造成失效。特别是，当半导体集成电路本身的固有频率在设备的振动频率谱范围内时，会出现共振现象。共振将使半导体集成电路的引线疲劳，使参数发生不可逆的变化而失效。此外，过大的振幅可能使脆性材料断裂，热性材料变形，造成产品结构严重损坏。
·冲击的影响。冲击是对产品施加突发性的力，其加速度很大，致使半导体集成电路在瞬间受到强烈的机械冲击，可造成电路的机械结构损坏，也可造成内引线的键合点脱开或内引线折断而引起开路失效。此外，还会使芯片产生裂纹或与管座脱离。在各种环境条件下的冲击加速度如表6.3所示。
表6.3 各种环境条件下的冲击加速度
（2）耐机械应力可靠性设计方法
·使半导体集成电路的固有频率移出振源和设备的振动频段。通常的设计是使固有频率达到设备机柜固有频率的两倍以上。半导体集成电路的固有频率计算十分复杂，可以参照元器件的计算公式来估算，也可以用模拟试验方法经过试验来测定。对于双端元器件的固有频率(f o ) 可按下式进行计算（卧式安装）
f o =
12πEJg
(Hz ) （6.4） 3
mL
式中，E 为弹性模量（dyn/cm3或Kg/cm2），可查机械手册；L 是元器件的引线长度(cm)；J 是弯曲惯性矩，对于园引线为D π/64，D 为引线直径(mm)；m 是元器件的质量(g)；g 是重力加速度(g =980cm/s2) 。
·半导体集成电路的工作环境有可能发生共振时，应在设计时做出适当的加固减振及隔离措施，并经试验后采用。
3. 耐辐射应力设计
半导体集成电路在使用中会受到辐射应力的作用，其中最常见的有中子辐射效应、总电离辐射效应、电磁脉冲烧毁、α粒子辐照软误差失效等。
（1）器件的选择
组成军用半导体集成电路所用的器件，应选择抗辐射能力强的器件。在各种半导体器件中，NMOS 器件的抗辐射能力最差，一般在军用半导体集成电路中选用较少，CMOS/SOS器件有很好的抗辐射能力，双极型TTL 器件和CMOS 器件比较成熟，可靠性较高已广泛地应用于武器电子系统和其它抗辐射要求的电子系统中。对于各种器件组成的半导体集成电路，其加固与未加固的耐辐射能力见表6.4，供设计时参考。
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表6.4 各种半导体集成电路抗辐射能力的比较
半导体集成电路的辐射损伤阈值一般要求达到： 耐中子辐射能力 大于1014中子/cm2； 耐电离辐射能力 1×105～1×106拉德（Si ）； 耐瞬时辐射能力 1×109拉德(Si)。 （2）双极型半导体集成电路耐辐射加固措施
·采用介质隔离。与pn 结隔离相比。它可使电路的耐瞬间辐射能力提高一个数量级以上； ·平衡和补偿光电流。一般采用掺金TTL 工艺和肖特基钳位TTL 工艺（STTL ）均有较好的耐辐射能力；
·提高耐中子和电离辐射的能力，尽可能提高晶体管的电流增益； ·对高剂量率的光电流需加以限制；
·减小元器件的几何尺寸，以相应减小有源器件和寄生元件的尺寸； ·尽量提高半导体集成电路的工作速度。
双极型线性半导体集成电路，由于采用了横向pnp 晶体管，超增益晶体管和低的工作电流，对中子辐射和电离辐射的灵敏度都比较高，会引起各种运算放大器参数的显著变化，其辐射损伤的阈值低。
双极型器件加固工艺难度较大，常见的方法除了采用以上加固措施外，还应对半导体集成电路各工艺（如氧化、退火和金属化互连线沉积）的工艺条件实施精确控制，并努力做好表面钝化膜，沉积的各种膜都必须使之结构致密、完整。
（3）CMOS 半导体集成电路的耐辐射加固措施
军用CMOS 电路耐辐射加固设计的主要问题是电离辐射效应。为了提高电离辐射损伤阈值，可采用下面一些加固工艺，使CMOS 电路抗电离辐射损伤阀值提高一个数量级以上。
·采用低温氧化工艺，如85℃HCl 水蒸气氧化、85℃下氮气退火等，栅氧化层厚度可为70nm ； ·p +区用离子注入，在85℃下退火； ·低温扩散，n +区扩散温度可用950℃； ·用电子束蒸发铝，蒸发源用氮化硼坩锅。 （4）封装结构及材料的选择
封装材料、半导体集成电路芯片保护膜材料以及金属化互连线材料，应选择有良好抗辐射性的材料。
（5）线路设计中的耐辐射设计
在线路设计上，要用限流电阻防止过大的瞬时过电流，可用反向二极管来抵销部分光电流，还可以采用适当的退耦、旁路、滤波和反馈等措施来抵消辐射产生的不良影响。
4. 耐软误差效应设计 （1）软误差
在构成半导体集成电路的材料中，特别是在封装材料中，都会含有一定的放射性物质，如铀、钍等，这些放射性物质所产生的α射线照射到芯片表面，特别是照射到存贮器件上产生的最大能量为9MeV ，平均为5MeV 。当α粒子能量为5MeV 时，约产生1.4×10电子空穴对。以MOSRAM 为例，这些电子空穴对在器件体内以扩散方式运动，空穴移向衬底，电子被贮存势阱收集，从而使MOSRAM 中存贮信息从“1”状态转变为“0”，丢失了信息“1”。这就发生了暂时性的误动作，但在下次写入时仍能正常工作。它在器件结构上并不留下任何缺陷（硬错误），它也不是完全随机地重复发生，所以把这种错误动作叫做软错误或软错误率(SER，Soft Error Rate)。各种材料中放射性元素含有量和α射线流量率见表6.5。
表6.5 各种材料中放射性元素含有量和α射线流量率
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注：射线流量率[个/cm2.H]是指每小时1cm 2入射的α射线数
（2）控制软误差效应的措施
降低软误差效应的方法主要有：设法提高材料纯度，杜绝α射线发射源；芯片表面涂敷阻挡α射线保护层；在器件设计方面应考虑防止电子－空穴对在有源区聚集；在电路和系统方面设法
采用纠错电路。具体措施如下：
·用聚酸胺等有机高分子化合物覆盖芯片表面，作为保护层减弱α粒子射入芯片的能量； ·减少电子和空穴寿命，如用10cm 中子辐照，可使16K DRAM的软误差率改善50倍； ·采用抗噪声能力强的电路，如折叠位线方式等；
·增加单位面积的电荷存贮容量，如采用介电常数大的材料；
·在器件衬底表面附近设置势垒，防止电子或空穴扩散到有源区域。如在表面下面形成高浓度P 型埋层，增加直接位于存贮节点下面的P 型掺杂浓度；
·减少位线电压浮动时间。 5. 耐化学应力与生物应力设计
半导体集成电路产品有可能在比较恶劣的气候环境中贮存、运输和使用。在气候环境的诸因素中，潮湿、盐雾和霉菌是最常遇到而且影响最明显的破坏因素。它对半导体集成电路能起到加速化学腐蚀与生物腐蚀的作用。对这三方面的防护性设计通常称为“三防”设计。
（1）防潮设计
潮湿气候实际上是湿度和温度形成的复杂环境。这种环境对电子产品的可靠性危害很大，必须从原材料选择、结构改进和工艺等方面采用防潮措施：
·在满足性能的前提下，尽量采用吸湿性小并在湿热环境中性能稳定的材料；
·当设计两种金属材料直接接触时，应尽量选择电极电位接近的材料，一般应小于0.5eV ，以防电化学腐蚀的产生。部分金属的耐腐蚀性能见表6.6。
·对防潮性能要求较高的器件应设计密封外壳，内部抽真空或充以保护气体。
表6.6 部分金属的耐腐蚀性能
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（2）防霉设计
半导体集成电路使用的材料中如果含有霉菌生长的营养成分时，在潮湿条件下会促进霉菌生长繁殖。器件表面长霉后，会造成漏电，绝缘电阻下降。当绝缘材料生霉达3级时，绝缘电阻下降100倍，抗电强度降低65％。霉菌代谢物中的酸性物质对器件的结构材料具有腐蚀作用。
进行防霉设计时应考虑以下三个方面：
·防霉设计要与防潮设计结合考虑，如优选三防涂料（见表6.7）； ·尽量选用防霉性能良好的材料；
·设计良好的防霉使用环境，应尽量控制温度、湿度，并保持空气流通，必要时定期用紫外线消毒。
（3）防盐雾设计
海浪拍击碎石而飞溅的水沫构成雾状进入空气，这种悬浮在空气中的气化雾状微粒称为盐雾。它可以随风飘入沿海地区，其主要成分为NaCl （占77.8%）, 其余为MgCl 2（占10.9%）、MgCO 3、CaSO 4等。盐雾在物体表面并溶于水中，在一般的温度下就能对半导体集成电路材料、结构件等产生腐蚀作用，使表面、接点处变糙而降低可靠性。
防盐雾设计技术要求如下：
·必须使半导体集成电路同盐雾环境隔离开来，一般采用加密封装/罐装或涂复等办法； ·在半导体集成电路表面上形成金属保护镀层，可采用电镀、热浸、化学和电化学等方法涂敷。镀层厚度有一定要求，但并非越厚越好，推荐的防护镀层的厚度见表6.8。表6.9为电镀和化学涂覆层的特性和用途。
表6.7 三防优选涂料
表6.8 推荐的防护镀层厚度
表6.9 电镀和化学涂覆层的特性和用途
6.2.7 稳定性设计技术
在解决半导体集成电路的稳定性问题上，一般从线路设计、版图设计入手，通过工艺控制，集中解决表面的不完整性（如界面陷肼和氧化层电荷密度等）和体内的不完整性（晶格缺陷等）。采用版图与工艺设计技术，对控制和减弱双极晶体管的h FE 时漂、双极型半导体集成电路的失调电流和输入偏值电流的时漂、MOS 管的跨导与阈值电压漂移以及与时间有关的二氧化硅击穿（TDDB ）失效等具有明显的效果。
1．线路稳定性设计
（1）首先找出在电路中受应力较大，甚至可能出现过应力的部位和对电路特性很敏感的元器件，摸清它们在环境条件下变化时的漂移趋势和范围，进行容差分析。
（2）根据容差分析结果，对线路进行容差和冗余的优化设计。考虑到电路特性漂移引起的参数变化范围，再根据工艺过程和元器件参数的随机起伏的偏差值，选取最佳的元器件中心值和允
可靠性技术资料—半导体集成电路的可靠性设计
许的容差范围，并从冗余设计的角度来提高电路的稳定性。
2. 版图稳定性设计
（1）对于MOS 电路，适当增加其中关键MOS 管的沟道面积，减薄栅氧化层厚度。
（2）对双极型电路，尽可能减少双极晶体管发射极的周长－面积比和基区表面宽度。
（3）对模拟电路等应注意尽量减少失调电流与失调电压值，加强对管的对称性设计。
3. 工艺稳定性设计
在工艺稳定性设计中，应加强表面钝化工艺，采用氮化硅－二氧化硅－非晶硅多层复合膜做器件的二次钝化层，使薄膜与衬底间的应力能降得比较低，有助于抑制位错的产生，改善表面与界面结构的完整性，还可以采用各种吸杂技术、掺氯氧化物退火工艺技术等。
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