1 在后端设计中，GDSII 、LEF 、DEF 、SDF 、SPEF 、SDC 各代表什么意思？
GDSII: 描述版图层次，形状，位置等信息，是电路设计者与代工厂交换信息的文本，也可用于寄生参数
的提取，功耗分析，电压降分析。
LEF: library exchange format 用于布局布线的物理库信息，有两种，一种tech lef包含工艺的技术信
息（物理属性，设计规则，天线效应）。一种是cell lef 包含单元库中个单元的信息（一部分是
采用site 语句对布局最小单位的定义，ibufen 是采用MACRO 语句对单元属性及几何形状的描
述）
DEF: design exchange format，用于描述电路物理设计信息的文件格式，它不仅包含了电路的连接关
系而且描述了电路布局布线后单元及互连线的具体物理信息。
SDF: standard delay format 描述了电路布局布线后单元及互连线的延时数据。由于这时的延时信息
最接近电路真实的情况，所以文件最主要的作用是反标(back annotation)回前端工具，对布局布
线后产生的电路门级网表进行时序功能验证。
SPEF: standard parasitic exchange format 芯片寄生参数文件，用于SI, STA分析
SDC: synopsys design constraints 设计约束文件用于逻辑综合和物理实施的时序，面积，功耗的约
束，使芯片满足设计要求的规范。
2下面是一条路径的时序报告，报的是什么类型的时序违例，违例可能的原因有哪些? 修复建议？
1) setup violation,
2) ① clock skew,
② high fanout of U7 ,
③ long wirelength of net n12.
3) ①set_clock_latency 5 -source -late [get_clocks CLK]
set_clock_latency 4 -source -early [get_clocks CLK]
去除这两个约束。
② 改小set_max_fanout的值，upsize U7,
③ upsize u15，or insert buffer in net n12
3 同步逻辑和异步逻辑的区别
同步逻辑指整个设计只有一个全局时钟，或不同时钟之间有已知的固定相位关系。只有时钟脉冲同时到达各记忆元件的时钟端，才能发生预期的改变。
异步逻辑，设计中时钟间没有固定相位关系。
4 IC设计流程
5 LATCH-UP效应
闩锁效应是CMOS 工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS 的有源区、P 衬底、N 阱、PMOS 的有源区构成的n-p-n-p 结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
6 触发器和锁存器的区别
锁存器（latch ）对脉冲电平敏感，在时钟脉冲的有效电平作用下改变状态。
触发器 （ff ）对脉冲边沿敏感，在时钟脉冲的有效沿来临时变化状态。
静态时序分析和动态时序分析
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题。
7 There are 4 power supplies in the design. VDD1/2/3 are different voltage. VDD1 is always on, but VDD2 and VDD3 can be turn off and on. VDD2 to block B and block C don't switch at same time. Please fill in the blank which net needs to be added level shifter and/or isolation cell. If you think Level shifter/isolation cell should be added in netAB at B side, then write B; if you think it's not necessary, write X.
一、电平不同的模块之间即需要level shifter，故netAB/BA/AD/DA/CD/DC都需要level shifter。至于level shifter 的位置是放在src 端还是des 端。一般来说H2L 的由于只包含有des 的power rail，所以肯定要放在des 端。而L2H 则包含有两种power rail。肯定需要跨电压域的电源线连接。考虑到output driver需要的电流一般要大于input driver需要的电流。所以也推荐放在des 端。在本题中也未提到电平之间的相对大小。所以我都放在des 端。
二、有power gated控制的模块，其输出都要加上isolation cell，故netBA/BC/CB/CD/DC/DA都需要isolation cell 。其位置的摆放也有两种，一是摆放在ouput 端，一是摆放在input 端。前者一是可以节省所需要的isolation cell数量（考虑一个模块引脚的输出连到多个模块引脚的输入的情况），二是便于check 。后者优点是isolation cell需要always-on 的power 。若放在output 端，还需要引always-on 的power rail过来。故此例中BA 和DA 的isolation cell都放在了A 模块中，其它的则放在ouput 端。
应该是“后者优点是isolation cell不需要always-on 的power”吧？
isolation cell理论上可以放在output 端，但是考虑power-on rail的走线，isolation cell自身的功耗，一般还是放在input 端比较好。
你的答案也是正确的！
8 From schematic and delay picture below, calculate the WC setup slack at D pin of F2, and BC hold slack at
D pin of F4
F2输入端D 的setup slack是(8+0.5-0.3)-(0.7+7.0)=0.5
F4输入端D 的hold slack是(0.2+0.2)-(0.2+0.2+0.1)=-0.1
9 using the same logic as question #8, considering OCV on clock path only, which clock buffer will be used for
OCV derating calculation and which clock buffer will not (a.k.a CPPR)?
C1 C2不用算入derating(应该是也计算过, 但是会通过CRPR 弥补),C3,C4,C5 要计算derating
10 What is signal integrity? How it affects timing?
11 How delays vary with different PVT conditions?
12 What is metastability? When will happen and how to avoid it?
13 what factors that affect propagation delays and transition time?
14 Calculating avg. power for a 2-input and 1-output FF cell,
Assume it has clock switching at 133Mhz and input and output pins switching at 20Mhz, cell leakage power of 0.001uW, and an external capacitance loading on the output pin of 0.02pF. Where energy for input pin output pin is 0.0060 uW/Mhz
15 What is Removal Time for a FF? Also draw a diagram to show removal time with delays at 40/60.
1 在后端设计中，GDSII 、LEF 、DEF 、SDF 、SPEF 、SDC 各代表什么意思？
GDSII: 描述版图层次，形状，位置等信息，是电路设计者与代工厂交换信息的文本，也可用于寄生参数
的提取，功耗分析，电压降分析。
LEF: library exchange format 用于布局布线的物理库信息，有两种，一种tech lef包含工艺的技术信
息（物理属性，设计规则，天线效应）。一种是cell lef 包含单元库中个单元的信息（一部分是
采用site 语句对布局最小单位的定义，ibufen 是采用MACRO 语句对单元属性及几何形状的描
述）
DEF: design exchange format，用于描述电路物理设计信息的文件格式，它不仅包含了电路的连接关
系而且描述了电路布局布线后单元及互连线的具体物理信息。
SDF: standard delay format 描述了电路布局布线后单元及互连线的延时数据。由于这时的延时信息
最接近电路真实的情况，所以文件最主要的作用是反标(back annotation)回前端工具，对布局布
线后产生的电路门级网表进行时序功能验证。
SPEF: standard parasitic exchange format 芯片寄生参数文件，用于SI, STA分析
SDC: synopsys design constraints 设计约束文件用于逻辑综合和物理实施的时序，面积，功耗的约
束，使芯片满足设计要求的规范。
2下面是一条路径的时序报告，报的是什么类型的时序违例，违例可能的原因有哪些? 修复建议？
1) setup violation,
2) ① clock skew,
② high fanout of U7 ,
③ long wirelength of net n12.
3) ①set_clock_latency 5 -source -late [get_clocks CLK]
set_clock_latency 4 -source -early [get_clocks CLK]
去除这两个约束。
② 改小set_max_fanout的值，upsize U7,
③ upsize u15，or insert buffer in net n12
3 同步逻辑和异步逻辑的区别
同步逻辑指整个设计只有一个全局时钟，或不同时钟之间有已知的固定相位关系。只有时钟脉冲同时到达各记忆元件的时钟端，才能发生预期的改变。
异步逻辑，设计中时钟间没有固定相位关系。
4 IC设计流程
5 LATCH-UP效应
闩锁效应是CMOS 工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS 的有源区、P 衬底、N 阱、PMOS 的有源区构成的n-p-n-p 结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
6 触发器和锁存器的区别
锁存器（latch ）对脉冲电平敏感，在时钟脉冲的有效电平作用下改变状态。
触发器 （ff ）对脉冲边沿敏感，在时钟脉冲的有效沿来临时变化状态。
静态时序分析和动态时序分析
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题。
7 There are 4 power supplies in the design. VDD1/2/3 are different voltage. VDD1 is always on, but VDD2 and VDD3 can be turn off and on. VDD2 to block B and block C don't switch at same time. Please fill in the blank which net needs to be added level shifter and/or isolation cell. If you think Level shifter/isolation cell should be added in netAB at B side, then write B; if you think it's not necessary, write X.
一、电平不同的模块之间即需要level shifter，故netAB/BA/AD/DA/CD/DC都需要level shifter。至于level shifter 的位置是放在src 端还是des 端。一般来说H2L 的由于只包含有des 的power rail，所以肯定要放在des 端。而L2H 则包含有两种power rail。肯定需要跨电压域的电源线连接。考虑到output driver需要的电流一般要大于input driver需要的电流。所以也推荐放在des 端。在本题中也未提到电平之间的相对大小。所以我都放在des 端。
二、有power gated控制的模块，其输出都要加上isolation cell，故netBA/BC/CB/CD/DC/DA都需要isolation cell 。其位置的摆放也有两种，一是摆放在ouput 端，一是摆放在input 端。前者一是可以节省所需要的isolation cell数量（考虑一个模块引脚的输出连到多个模块引脚的输入的情况），二是便于check 。后者优点是isolation cell需要always-on 的power 。若放在output 端，还需要引always-on 的power rail过来。故此例中BA 和DA 的isolation cell都放在了A 模块中，其它的则放在ouput 端。
应该是“后者优点是isolation cell不需要always-on 的power”吧？
isolation cell理论上可以放在output 端，但是考虑power-on rail的走线，isolation cell自身的功耗，一般还是放在input 端比较好。
你的答案也是正确的！
8 From schematic and delay picture below, calculate the WC setup slack at D pin of F2, and BC hold slack at
D pin of F4
F2输入端D 的setup slack是(8+0.5-0.3)-(0.7+7.0)=0.5
F4输入端D 的hold slack是(0.2+0.2)-(0.2+0.2+0.1)=-0.1
9 using the same logic as question #8, considering OCV on clock path only, which clock buffer will be used for
OCV derating calculation and which clock buffer will not (a.k.a CPPR)?
C1 C2不用算入derating(应该是也计算过, 但是会通过CRPR 弥补),C3,C4,C5 要计算derating
10 What is signal integrity? How it affects timing?
11 How delays vary with different PVT conditions?
12 What is metastability? When will happen and how to avoid it?
13 what factors that affect propagation delays and transition time?
14 Calculating avg. power for a 2-input and 1-output FF cell,
Assume it has clock switching at 133Mhz and input and output pins switching at 20Mhz, cell leakage power of 0.001uW, and an external capacitance loading on the output pin of 0.02pF. Where energy for input pin output pin is 0.0060 uW/Mhz
15 What is Removal Time for a FF? Also draw a diagram to show removal time with delays at 40/60.