第24卷第3期电气电子教学学报V o l . 24N o. 3
2002年6月JOU RNAL O F EEE Jun. 2002
基于时钟设计的异步时序逻辑电路设计法
吕 虹 张海峰
(安徽工程科技学院电子工程系 芜湖:241000) Ξ
摘 要 基于时钟设计的异步时序逻辑电路设计法, 根据电路状态转换规律, 立足电路中各位触发器时钟设计, 使电路完成所要求的逻辑功能, 从而避免了求解电路状态方程、驱动方程。关键词 异步时序电路 时钟信号 时钟函数
D esign of A synchronous Sequen ti a l L og ic C ircu it Ba sed
on D esign of Clock Signa l
L U Hong
(A nhui Institute of Science &T echno logy , W uhu 241000, Ch ina )
Abstract :T he article in troduces the design of asynch ronou s sequen tial logic circu it based on design of clock . A cco rding to the state tran siti on regu lati on of the circu it , it on ly design s the clock signal fo r each signal
fli p 2flop in the circu it and m akes it realizes the logic functi on dem anded . T h is m ethod avi ods look ing fo r . the circu it πs state and excitati on functi on s
Keywords :asynch ronou s sequen tial logic circu it ; clock signal ; clock functi on
0 引言
异步时序电路设计, 一般分为两步:第一步确定各位触发器时钟信号, 第二步求电路状态方程、激励方程、输出方程。显然, 第二步工作是建立在第一步工作基础上, 只有确定了时钟信号, 才能有效设计其它电路。是否能将异步时序电路设计仅通过对其时钟设计一步完成? 笔者在教学过程中, 认真分析异步时序电路特点, 提出了基于时钟设计的异步时序逻辑电路设计法, 从而避免了求解电路状态方程、驱动方程, 简化了异步时序电路设计。
号是有效的, 就能控制电路按要求进行状态转换。这样, 异步时序逻辑电路设计就变成了设计异步时序逻辑电路中各位触发器时钟信号。
2 时钟设计
对于异步时序逻辑电路中各位触发器时钟信号的设计, 是根据电路状态转换要求进行的。现以8421BCD 异步十进制加法计数器设计为例, 说明这种设计方法。
8421BCD 十进制加法计数器状态转换如表1。由表1知, 状态最低位变化是连续的, 若电路由上升沿触发的T ′触发器构成, 则最低位触发器FF 0的时钟信号应由外部时钟信号CP 提供, 即CP 0=CP 。分析状态转换表中Q 1、Q 2对应关系, 又知Q 2的变化都发生在Q 1由1变为0时刻, 取CP 2=Q 1, 即可满
1 设计思路
基于时钟设计的异步时序逻辑电路设计法将电
路中的触发器都设置成T ’型触发器, 电路要完成状态转换完全依赖时钟控制, 只要各位触发器时钟信
Ξ
收稿日期:2002年4月28日
第一作者:吕虹, 女, 1959年出生, 硕士, 副教授, 从事数字电路的教学与研究工作。
第24卷第3期 吕 虹等:基于时钟设计的异步时序逻辑电路设计法 73
足FF 2对时钟信号要求。电路次低位触发器FF 1的状态Q 1的变化是不规则的, 要进行设计。根据表1,
表1 8421十进计数器状态转换表
CP 0123456789
Q 3Q 2Q 1Q 0
[***********][***********]1001
(a ) (b )
图1 8421十进制加法计数器的时钟卡诺图
(b ) 描述的号, 电路就能稳定、可靠地工作。图1(a ) 、
时钟信号都是稳定时钟信号, 对应的逻辑电路图如
图2, 完全状态转换图如图3。
电路有一个有效循环中, Q 1变化了四次, FF 1需要四个有效触发信号, Q 1才能按照表1转换。若电路处于0001状态, 在外部时钟信号作用下, FF 1必须获得一个有效触发信号, 电路才能转换到0010状态。由此推知, 电路处于0001状态时, CP 1一定为0, 在外部时钟信号作用下, 最低位触发器Q 0首先变化, 且导致电路脱离0001状态, 从而使CP 1变成1, 产生一个有效触发信号触发FF 1, 使Q 1状态发生变化, 由1变为0。另外电路在0011、0101、0111状态时, 情况也是如此, 其它状态转换一定不能使CP 1产生有效触发信号, 这样才能保证Q 1状态按照表转换。根据以上分析, 将CP 1在各状态下应取的值填在图1(a ) 中, 得到CP 1卡诺图。根据状态转换表, 最高位触发器FF 3的状态Q 3在电路的一个有效循环转换中有两次变化, 所以FF 3需要两个触发信号。这两个触发信号一个发生在电路由0111转换到1000过程中, 另一个发生在电路由1001转换到0000过程中, 所以对应于CP 3卡诺图, 在0111、1001
图3 十进计数器的完全状态转换图图2 8421十进制加法计数器的逻辑电路
综上分析, 在基于时钟设计的异步时序电路中,
按时钟信号设计不同, 将其分为三类。①类时钟从某一状态位上获得, 如上例中CP 2; ②类时钟取外部时钟信号, 这是主动时钟, 电路在任何状态下, 均有触发器接收主动时钟, 如上例中CP 0:电路在主动时钟作用下, 状态要变化, 通过电路状态变化设计的时钟是③类时钟, 如上例中CP 1、设计时钟首先确定CP 3。
采用①类时钟位, 再确定采用②类时钟位, 如果状态中任何一位的变化都不连续, 此时就不能直接引入外部时钟, 要根据状态转换规律选取状态变化最频繁的一位(若有多位, 选其一位) , 再选其变化能弥补前者的不连续且最小覆盖全部有效状态的状态位, 通过设计选通电路, 将外部时钟适时引入对应位; 余下各位时钟仅是电路现态函数, 设计方法同上。这样在外部时钟作用下, 总有一位状态发生变化, 使电路脱离现态, 按要求转换或为正确转换提供过渡态。表2是5421BCD 码加法计数器状态表, 与表1不同,
状态处其值填0, 余下状态上填1, 形成CP 3卡诺图
如图1(b ) 。根据图1求得CP 1、CP 3函数如下:
CP 1=
Q 0Q
CP 3=Q 2Q 1Q 0+Q 0Q 3
由上分析知, CP 1、CP 2、CP 3是电路现态函数, 电路状态变化了, 时钟信号也随之变化
。而异步时序电路状态变化不是同时产生, 电路由一个稳定状态转换到另一个稳定状态过程中
, 有时要经历若干中间过渡状态, 在这一过程中, 只要不产生多余触发信
表2中没有一位状态变化连续, 根据上述步骤, 取
74 电气电子教学学报 2002年6月
表2 5421十进计数器状态转换表
CP 0123456789
Q 3Q 2Q 1Q 0
[***********][***********]1100
如果电路具有输入信号, 输入信号影响电路状
态转换, 因此设计时钟时, 要将输入信号作为变量求时钟函数。图5是综合以上分析得到的可控计数器电路, X =1时, 完成8421BCD 加计数, X =0时完成5421BCD 加计数, 电路实际运行可靠且能自启动。
图5 5421十进制计数器的逻辑电路
CP 1=Q 0、CP 3=Q 2, 且FF 0、FF 2采用外部时钟, 但要
设计选通函数, 封锁时其值为1, 选通时值为0(对上升沿触发而言) 。为便于分析, 电路在任一状态下, 只有一位触发器接收外部时钟信号(也可以有多位) ,
(b ) 是FF 0、图4(a ) 、FF 2时钟选通函数卡诺图。由图可知, 图4(b ) 只选通两个外部时钟信号, 显然不满
足FF 2对时钟的要求, 缺少的时钟再通过电路状态变化设计, 其卡诺图如图4(c ) , 根据图
4可知CP 0、CP 2函数如下:
CP 0=G 0+CP =Q 2Q 0+CP
CP 0=CP 2(G 2+CP ) =Q 1Q 0(CP +Q 2)
′
上述设计都是时序电路中存贮电路的设计, 时序电路输出信号的设计是组合电路设计, 在这里不作赘叙。
3 结束语
以上介绍的是上升沿触发的电路, 如果电路由下降沿触发的T ′触发器构成, 其设计方法完全相同。只要保证在上升沿触发的电路中各时钟产生上升沿时刻, 在下降沿触发的电路中, 能产生下降沿, 就能有效触发电路。由于上升沿是时钟由0变成1时刻产生的, 而下降沿是时钟由1变成0时刻产生的, 所以两者是反相关系, 故只需对上升沿触发电路各时钟卡诺图求反, 就能得到下降沿触发时钟卡诺图, 其它不变。根据各时钟卡诺图, 同样可以求得各CP 函数, 设计电路。另外可以通过增加时钟信号, 解决电路自启动问题。
参考文献
(a
) (b ) (c )
1 阎石1数字电子技术基础1高等教育出版社, 19992 康华光1电子技术基础1高等教育出版社, 1988
图4 5421十进制计数器的时钟卡诺图
文件摘登
应用现代教育技术提升教学水平
在教学活动中应用现代信息技术, 是提高本科教学质量的重要手段和措施。高校的人才培养、教学的手段和方法必须适应信息技术发展的要求。高等学校要加强校园网、电子图书馆、多媒体教室等数字化教学环境的建设, 为广大教师和学生使用信息技术创造条件。国家重点建设的高等学校所开设的必修课程, 使用多媒体授课的课时比例应达到30%以上, 其它高等学校应达到15%以上。
——摘自教育部《关于加强高等学校本科教学工作提高教学质量的若干意见》——
第24卷第3期电气电子教学学报V o l . 24N o. 3
2002年6月JOU RNAL O F EEE Jun. 2002
基于时钟设计的异步时序逻辑电路设计法
吕 虹 张海峰
(安徽工程科技学院电子工程系 芜湖:241000) Ξ
摘 要 基于时钟设计的异步时序逻辑电路设计法, 根据电路状态转换规律, 立足电路中各位触发器时钟设计, 使电路完成所要求的逻辑功能, 从而避免了求解电路状态方程、驱动方程。关键词 异步时序电路 时钟信号 时钟函数
D esign of A synchronous Sequen ti a l L og ic C ircu it Ba sed
on D esign of Clock Signa l
L U Hong
(A nhui Institute of Science &T echno logy , W uhu 241000, Ch ina )
Abstract :T he article in troduces the design of asynch ronou s sequen tial logic circu it based on design of clock . A cco rding to the state tran siti on regu lati on of the circu it , it on ly design s the clock signal fo r each signal
fli p 2flop in the circu it and m akes it realizes the logic functi on dem anded . T h is m ethod avi ods look ing fo r . the circu it πs state and excitati on functi on s
Keywords :asynch ronou s sequen tial logic circu it ; clock signal ; clock functi on
0 引言
异步时序电路设计, 一般分为两步:第一步确定各位触发器时钟信号, 第二步求电路状态方程、激励方程、输出方程。显然, 第二步工作是建立在第一步工作基础上, 只有确定了时钟信号, 才能有效设计其它电路。是否能将异步时序电路设计仅通过对其时钟设计一步完成? 笔者在教学过程中, 认真分析异步时序电路特点, 提出了基于时钟设计的异步时序逻辑电路设计法, 从而避免了求解电路状态方程、驱动方程, 简化了异步时序电路设计。
号是有效的, 就能控制电路按要求进行状态转换。这样, 异步时序逻辑电路设计就变成了设计异步时序逻辑电路中各位触发器时钟信号。
2 时钟设计
对于异步时序逻辑电路中各位触发器时钟信号的设计, 是根据电路状态转换要求进行的。现以8421BCD 异步十进制加法计数器设计为例, 说明这种设计方法。
8421BCD 十进制加法计数器状态转换如表1。由表1知, 状态最低位变化是连续的, 若电路由上升沿触发的T ′触发器构成, 则最低位触发器FF 0的时钟信号应由外部时钟信号CP 提供, 即CP 0=CP 。分析状态转换表中Q 1、Q 2对应关系, 又知Q 2的变化都发生在Q 1由1变为0时刻, 取CP 2=Q 1, 即可满
1 设计思路
基于时钟设计的异步时序逻辑电路设计法将电
路中的触发器都设置成T ’型触发器, 电路要完成状态转换完全依赖时钟控制, 只要各位触发器时钟信
Ξ
收稿日期:2002年4月28日
第一作者:吕虹, 女, 1959年出生, 硕士, 副教授, 从事数字电路的教学与研究工作。
第24卷第3期 吕 虹等:基于时钟设计的异步时序逻辑电路设计法 73
足FF 2对时钟信号要求。电路次低位触发器FF 1的状态Q 1的变化是不规则的, 要进行设计。根据表1,
表1 8421十进计数器状态转换表
CP 0123456789
Q 3Q 2Q 1Q 0
[***********][***********]1001
(a ) (b )
图1 8421十进制加法计数器的时钟卡诺图
(b ) 描述的号, 电路就能稳定、可靠地工作。图1(a ) 、
时钟信号都是稳定时钟信号, 对应的逻辑电路图如
图2, 完全状态转换图如图3。
电路有一个有效循环中, Q 1变化了四次, FF 1需要四个有效触发信号, Q 1才能按照表1转换。若电路处于0001状态, 在外部时钟信号作用下, FF 1必须获得一个有效触发信号, 电路才能转换到0010状态。由此推知, 电路处于0001状态时, CP 1一定为0, 在外部时钟信号作用下, 最低位触发器Q 0首先变化, 且导致电路脱离0001状态, 从而使CP 1变成1, 产生一个有效触发信号触发FF 1, 使Q 1状态发生变化, 由1变为0。另外电路在0011、0101、0111状态时, 情况也是如此, 其它状态转换一定不能使CP 1产生有效触发信号, 这样才能保证Q 1状态按照表转换。根据以上分析, 将CP 1在各状态下应取的值填在图1(a ) 中, 得到CP 1卡诺图。根据状态转换表, 最高位触发器FF 3的状态Q 3在电路的一个有效循环转换中有两次变化, 所以FF 3需要两个触发信号。这两个触发信号一个发生在电路由0111转换到1000过程中, 另一个发生在电路由1001转换到0000过程中, 所以对应于CP 3卡诺图, 在0111、1001
图3 十进计数器的完全状态转换图图2 8421十进制加法计数器的逻辑电路
综上分析, 在基于时钟设计的异步时序电路中,
按时钟信号设计不同, 将其分为三类。①类时钟从某一状态位上获得, 如上例中CP 2; ②类时钟取外部时钟信号, 这是主动时钟, 电路在任何状态下, 均有触发器接收主动时钟, 如上例中CP 0:电路在主动时钟作用下, 状态要变化, 通过电路状态变化设计的时钟是③类时钟, 如上例中CP 1、设计时钟首先确定CP 3。
采用①类时钟位, 再确定采用②类时钟位, 如果状态中任何一位的变化都不连续, 此时就不能直接引入外部时钟, 要根据状态转换规律选取状态变化最频繁的一位(若有多位, 选其一位) , 再选其变化能弥补前者的不连续且最小覆盖全部有效状态的状态位, 通过设计选通电路, 将外部时钟适时引入对应位; 余下各位时钟仅是电路现态函数, 设计方法同上。这样在外部时钟作用下, 总有一位状态发生变化, 使电路脱离现态, 按要求转换或为正确转换提供过渡态。表2是5421BCD 码加法计数器状态表, 与表1不同,
状态处其值填0, 余下状态上填1, 形成CP 3卡诺图
如图1(b ) 。根据图1求得CP 1、CP 3函数如下:
CP 1=
Q 0Q
CP 3=Q 2Q 1Q 0+Q 0Q 3
由上分析知, CP 1、CP 2、CP 3是电路现态函数, 电路状态变化了, 时钟信号也随之变化
。而异步时序电路状态变化不是同时产生, 电路由一个稳定状态转换到另一个稳定状态过程中
, 有时要经历若干中间过渡状态, 在这一过程中, 只要不产生多余触发信
表2中没有一位状态变化连续, 根据上述步骤, 取
74 电气电子教学学报 2002年6月
表2 5421十进计数器状态转换表
CP 0123456789
Q 3Q 2Q 1Q 0
[***********][***********]1100
如果电路具有输入信号, 输入信号影响电路状
态转换, 因此设计时钟时, 要将输入信号作为变量求时钟函数。图5是综合以上分析得到的可控计数器电路, X =1时, 完成8421BCD 加计数, X =0时完成5421BCD 加计数, 电路实际运行可靠且能自启动。
图5 5421十进制计数器的逻辑电路
CP 1=Q 0、CP 3=Q 2, 且FF 0、FF 2采用外部时钟, 但要
设计选通函数, 封锁时其值为1, 选通时值为0(对上升沿触发而言) 。为便于分析, 电路在任一状态下, 只有一位触发器接收外部时钟信号(也可以有多位) ,
(b ) 是FF 0、图4(a ) 、FF 2时钟选通函数卡诺图。由图可知, 图4(b ) 只选通两个外部时钟信号, 显然不满
足FF 2对时钟的要求, 缺少的时钟再通过电路状态变化设计, 其卡诺图如图4(c ) , 根据图
4可知CP 0、CP 2函数如下:
CP 0=G 0+CP =Q 2Q 0+CP
CP 0=CP 2(G 2+CP ) =Q 1Q 0(CP +Q 2)
′
上述设计都是时序电路中存贮电路的设计, 时序电路输出信号的设计是组合电路设计, 在这里不作赘叙。
3 结束语
以上介绍的是上升沿触发的电路, 如果电路由下降沿触发的T ′触发器构成, 其设计方法完全相同。只要保证在上升沿触发的电路中各时钟产生上升沿时刻, 在下降沿触发的电路中, 能产生下降沿, 就能有效触发电路。由于上升沿是时钟由0变成1时刻产生的, 而下降沿是时钟由1变成0时刻产生的, 所以两者是反相关系, 故只需对上升沿触发电路各时钟卡诺图求反, 就能得到下降沿触发时钟卡诺图, 其它不变。根据各时钟卡诺图, 同样可以求得各CP 函数, 设计电路。另外可以通过增加时钟信号, 解决电路自启动问题。
参考文献
(a
) (b ) (c )
1 阎石1数字电子技术基础1高等教育出版社, 19992 康华光1电子技术基础1高等教育出版社, 1988
图4 5421十进制计数器的时钟卡诺图
文件摘登
应用现代教育技术提升教学水平
在教学活动中应用现代信息技术, 是提高本科教学质量的重要手段和措施。高校的人才培养、教学的手段和方法必须适应信息技术发展的要求。高等学校要加强校园网、电子图书馆、多媒体教室等数字化教学环境的建设, 为广大教师和学生使用信息技术创造条件。国家重点建设的高等学校所开设的必修课程, 使用多媒体授课的课时比例应达到30%以上, 其它高等学校应达到15%以上。
——摘自教育部《关于加强高等学校本科教学工作提高教学质量的若干意见》——