半导体集成电路的失效机理及其预防措施（半导体集成电路的失效机理及其预防措施（小结）小结）
Xie Meng-xian. (电子科大，成都市)
因为集成电路是由许多元器件组成的，所以其中元器件的失效必然会导致集成电路的失效，然而引起半导体集成电路（IC ）失效的机理尚不仅如此，实际上还要复杂得多，有关系到设计方面的，也有关系到工艺方面的。与集成电路设计密切相关的、能够做到部分或者完全避免的一些失效机理，主要有如下11种。
静电放电（（1）静电放电（ESD ）：
IC 端头上积累的静电电荷可以产生很高的电压，从而会引起p-n 结击穿（造成短路或者大的漏电流）、或者使栅氧化层马上击穿或经过一段时间以后穿通。
为了防止静电放电所引起的失效，首先，在多数管脚上需要设置抗ESD 的保护器件；但连接到衬底的管脚、或者连接到大面积扩散区上的管脚（例如与npn 晶体管集电极相连的管脚），则不需要加保护器件。其次，对于采用薄发射极氧化物工艺的BJT ，与管脚相连的内引线不能在薄的发射极氧化层上走线（穿越），否则可能引起薄发射极氧化层的击穿；不过对于采用较厚发射极氧化物的标准双极工艺而言，就不必考虑这种限制。
此外，在使用IC 时也要特别注意防止静电的产生和积累，如采用静电屏蔽，腕带、电烙铁和工作台要接地，室内要保持一定的湿度等。
（2）电迁移：电迁移：
IC 在大电流、高温下、长时间工作之后，就有可能产生电迁移失效，即出现金属电极连线发生断裂（开路）或者短路的现象。
防止电迁移的根本措施就是限制通过连线的最大电流（这与金属成分、厚度和温度有关）。对于不穿越氧化层的导线，单位宽度上的电流一般要小于2mA/µm ；而对于穿越氧化层的导线，一般要小于1mA/µm 。金属层的厚度和宽度越大，则抗电迁移的能力就越强。 另外，改进电迁移的主要措施有如：在电极金属Al 中掺入原子质量较大的Cu （0.5%～4%），这可使大电流承受能力提高5～10倍；采用耐热性好的势垒金属等。详见“（三）电极连线的电迁移失效”。
（3）天线效应：天线效应：
这是IC 加工工艺中出现的一种失效机理，但是可以通过事先在设计中采取措施来加以预防。
干法刻蚀是通过强电场产生等离子体来加工薄膜材料的一种技术。当在采用干法刻蚀技术来加工多晶硅栅极和氧化物侧壁隔离墙时，即会有静电电荷积累在多晶硅栅极上；结果在栅电极上造成很大的电压，就会引起栅氧化层退化，于是使得有电流通过栅氧化层。这种现象就称为天线效应（因为较大的多晶硅层就像天线一样收集电荷，并让电荷流过脆弱的氧化层）。
天线效应导致栅氧化层退化的程度与流过氧化层的电荷成正比，而与栅氧化层的面积成反比。因为多晶硅层收集的电荷数量与多晶硅面积成正比，所以小尺寸的栅氧化层当与一个大尺寸的多晶硅层相连接时，就容易受到损害。
减弱天线效应的措施有如：减小多晶硅层（或其它金属膜）与栅氧化层的面积比，以降低退化程度；对于较长的多晶硅层，在靠近栅氧化层处插入一段金属跳线，以消除天线效应；适当增加一个二极管来消除静电电荷的影响。
（4）干腐蚀效应：干腐蚀效应：
对于Al 电极系统，只要有湿气和污染的离子，就将发生化学反应——干腐蚀效应。结果会导致电极系统开路而失效。
不幸的是，IC 的塑料封装在经过较长时间之后总会有一定的渗透作用（漏气）；正因为
如此，所以往往还需要在芯片表面上覆盖一层防潮层。然而在芯片的防潮层上又必须开口，以让引线连接到芯片；正是这些开口又为水汽和污染离子进入到芯片表面而提供了潜在的路径。
可见，要防止水汽和污染离子与Al 电极接触，就必须尽量在防潮层上少开孔洞。此外，在管壳中，可填充一些氮气，以减弱干腐蚀的化学作用。
可移动离子污染：（5）可移动离子污染：
有些MOS-IC 在高温偏置条件下工作时，将发生阈值电压的漂移；但若在没有偏置情况下再进行烘烤之即可恢复。这就是由于污染的可移动离子所引起的一种失效现象。
对于IC 性能造成影响的可移动离子，主要是半径较小的Na 、K 、Li 的碱金属离子，其中最常见的、也是最难消除的是Na 离子的污染。因为不管是在高温下、还是在室温下，这些离子都能够在氧化硅中移动，所以它们最容易混入到氧化硅中去，并从而导致器件性能发生变化（特别是，使MOSFET 的阈值电压产生漂移）。
预防可移动离子污染的措施有如：
①注意工艺环境和清洗水、气体、光刻胶等的纯净度，避免各种污染的可能性。
②使用磷硅玻璃（PSG ，即掺磷的二氧化硅）作为栅氧化层，其中的磷具有稳定碱金属离子移动的作用，可把阈值电压的漂移降低到1mV 以下；不过，磷硅玻璃在电场作用下存在极化效应，这又将造成阈值电压的漂移，然而这种极化效应的影响较小，而且可以估算。所以PSG 对于减弱可移动离子的影响还是有效的。
③使用掺磷的多晶硅作为栅电极材料，这可以完全消除可移动离子的影响，并且又不会带来PSG 那样的极化效应。
④改进封装材料和技术，可以减弱可移动离子的污染；在芯片表面上覆盖防潮层，可以防止污染，但是防潮层的开口又是产生污染的通道，所以需要尽量减少开口的数量，并且开口要远离敏感的器件有源区。
⑤在芯片的周围设置所谓划线封条的结构，以防止污染杂质从划片刀口处横向进入到氧化层。
（6）热载流子效应：热载流子效应：
对于MOS-IC ，在高温偏置条件下工作时，会发生阈值电压的漂移，这就是热载流子效应所造成的一种失效现象。
因为当MOSFET 工作于放大状态时，漏极附近处的沟道是夹断（耗尽）的，其中存在很强的电场；随着源-漏电压的升高、以及沟道长度的缩短，夹断区中的电场更强。这时，通过夹断区的载流子即将从强电场获得很大的漂移速度和动能，成为热载流子。
夹断区中的热载流子可以与价电子碰撞而进一步产生出电子-空穴对——雪崩倍增效应。并且，有一些热载流子通过与声子的碰撞、得到了指向栅氧化层的动量时，即就有可能注入到栅氧化层中，从而导致器件的阈值电压漂移和整个电路性能的变化——失效。
对于发生了热载流子注入的器件，若进行烘烤的话，即可提供足够的能量，让那些被氧化层中的陷阱（缺陷）陷住的热载流子释放出来而回到硅中，从而使得器件又恢复到原来无热载流子的状态。据此也可以判断是否热载流子效应所引起的失效。
为了防止热载流子效应，主要是从器件结构和工艺上来设法减弱MOSFET 夹断区中的电场和提高栅氧化层的质量。
关于热载流子效应所导致MOSFET 及其IC 的失效，详见“（五）MOSFET 及其IC 的热载流子失效”。
（7）Zener 蠕变：蠕变：
对于BJT 发射结的雪崩击穿，也会由于热载流子效应而导致出现雪崩击穿电压缓慢增大的现象——Zener 蠕变，这种效应同样会导致IC 产生失效。
扩散发射结的表面掺杂浓度较高，因此在反向击穿电压下，容易发生表面雪崩击穿；并且雪崩过程中所产生的热载流子，即有一部分可以注入到发射结表面上的氧化层中——引起氧化层电荷；这些氧化层中的电荷又反过来影响到半导体表面处的电场，使得表面耗尽区增宽，从而雪崩击穿电压增大。这种雪崩击穿电压的增大是一个缓慢的过程，即击穿电压发生漂移（最大可达到200mV ）。但若在没有偏置的情况下，进行烘烤之后，又可让注入到氧化层中的热载流子返回到半导体，使得发射结的雪崩击穿电压部分地恢复到原来的数值。
发射结型式的稳压二极管（Zener 二极管）是表面结构的器件，现在尚无有效的措施来防止其Zener 蠕变的产生。如果可能的话，应该采用隐埋式的Zene 二极管结构，即把雪崩区限制在半导体表面以内的一定范围中（即远离表面氧化层），这才能够预防Zener 蠕变，得到稳定的Zener 电压。
寄生沟道：（8）寄生沟道：
寄生沟道是在半导体表面上不需要导电的地方无意中出现的一种导电通路，这会破坏器件和集成电路的性能——失效。
在IC 中寄生沟道的产生原因主要有两个：
①芯片表面上连线不当。一般来说，硅表面上的导体（金属或者掺杂多晶硅）都有可能形成寄生沟道。若有导体跨越在两个扩散区之上，即会出现寄生沟道、有电流通过。因为寄生沟道往往很长，故寄生沟道引起的电流一般较小；但即使如此，这种小的漏电流对于低功耗模拟电路而言，也会导致其参数发生变化——失效。一般，当具有较高电压的引线跨越轻掺杂半导体表面时，就有可能在其下面产生反型层——寄生沟道。
②与绝缘膜有关的静电电荷散布。在芯片表面不存在导体的情况下，有时候也会在硅表面上形成导电的寄生沟道，这主要就是由于所谓电荷散布的缘故。对于附着在半导体表面上的绝缘膜（氧化膜、氮化膜），一般是比较完美的，不会导电；但是静电电荷（主要是电子电荷）可以在绝缘膜中、或者在两个绝缘膜的界面处积累，并且发现这些静电电荷在电场作用下能够缓慢地移动——电荷散布。当有电荷散布在半导体表面上时，即起着导体的作用，从而可以形成寄生沟道（p 型导电沟道）。当然，污染越严重、温度越高、湿气越大，电荷散布的作用就越强，造成的影响也就越大；此外，热载流子注入也会引起这种电荷散布效应。 在不加偏置的条件下来对失效的芯片进行烘烤（200～250oC ），即可判断是否电荷散布效应所引起的失效。因为散布的电荷是可以移动的，并且在较高温度下移动加快，所以，如果在经过烘烤之后，器件性能可以恢复，那么这时就可以认定，引起寄生沟道而导致失效的主要原因是电荷散布效应；否则为表面走线不当所造成的失效。
一般，双极型IC 比MOS-IC 更容易发生电荷散布所引起的失效，这可能与双极工艺的清洁度不如MOS 工艺有关。
对于IC 芯片场区范围的p 型半导体，只要它的偏压高于某一定数值时，就有可能成为寄生p-MOSFET 的源极区，并从而造成IC 失效。
为了预防寄生沟道引起的失效，一方面是要在加工工艺上注意清洁度，避免杂质的沾污；另一方面就是要在设计上采取措施，防止寄生沟道的产生，这需要针对具体的电路来加以考虑。总的来说，预防措施有如：
①采用离子注入来设置沟道停止区，以阻断寄生沟道的导电；
②在p 型高电压半导体区域上，加设低电位的场板电极，它可以防止寄生沟道的形成，也可以防止电荷散布效应的出现，同时还可以对于下面的载流子调制起到静电屏蔽的作用。
（9）衬底失偏：衬底失偏：
在集成电路芯片中，总是有许多反偏的p-n 结，例如隔离区、以及扩散电阻和半导体电容等；这些反偏的p-n 结就阻止了电流向衬底的流动。但是如果电路在工作时，这些p-n 结出现了正偏，那么就会有少数载流子往衬底注入，并产生衬底电流——寄生电流，同时，这
种电流在衬底上流过时就会产生压降，即使得衬底电位变化，这就是所谓衬底失偏。
衬底失偏的影响：在衬底失偏时，流经衬底的寄生电流就将会导致IC 性能变化或者失效；特别是，较大的衬底电流还有可能引起闩锁效应。此外，衬底失偏还有可能使饱和状态工作的共发射极npn 晶体管的集电极-衬底结出现正偏（只要数百mV 的失偏电压即可）。同时，衬底的这种寄生电流还会增大由衬底电压调制所引起的噪声和串扰。
衬底失偏的预防：采取的主要措施就是在IC 设计上要保证注入到衬底的电流尽可能小，或者尽量降低衬底上的压降。具体措施有如：
①尽量不要采用衬底pnp 晶体管，因为这种器件的集电极电流是直接流入衬底的；即使要采用这种晶体管的话，也应该控制其工作电流不要超过1～2mA 。
②横向pnp 晶体管和纵向npn 晶体管在饱和状态工作时，也有较大的衬底注入电流。对于标准双极工艺下的横向pnp 晶体管，它的基区就是外延层，发射极电流可以有很大一部分流入到衬底而损失掉，这时通过增加一个n 型隐埋层，即可把横向pnp 晶体管的集电极效率由0.1提高到接近于1；在CMOS 工艺中的横向pnp 晶体管，因为没有隐埋层，故性能不好，但在双极工艺或者BiCMOS 工艺中，因有隐埋层而能够获得很好的性能。对于纵向npn 晶体管，其中存在寄生的pnp 晶体管（发射区是外延层、基区是隐埋层、集电区是p 型衬底），该寄生晶体管就有空穴注入到衬底；可以通过添加保护环来阻止空穴到达衬底，或者通过设计基极驱动电路来控制纵向npn 晶体管、使得不让它进入饱和状态。
③对于重掺杂衬底的双极型IC ，为了减小衬底失偏，可以适当地增大衬底接触的面积、降低外延层的电阻率和厚度。例如，若p 型外延层的电阻率为10Ω-cm、厚度为7mm ，衬底接触电流为20mA ，则衬底接触的面积应该至少为47000mm2。实际上，凡是衬底注入电流超过1mA 的晶体管，都应该采用衬底接触把它环绕起来，以降低衬底失偏。
④对于轻掺杂衬底和重掺杂隔离墙的IC ，可采用增加衬底接触和远离衬底注入源的措施。例如，凡是注入电流≥100mA的晶体管，都应该在其附近加设衬底接触；任何一个注入电流超过1mA 的晶体管，则应该采用多个衬底接触把它包围起来；敏感的小电流电路应该远离衬底注入源至少为250mm ；在IC 版图上的空间区域要增加衬底接触（多个小的衬底接触要比少数大的衬底接触更有效）。此外，就是需要增大衬底掺杂浓度、或者使用背面接触的办法来减弱衬底失偏。对于BiCMOS 的轻掺杂衬底和轻掺杂隔离墙的IC ，减弱衬底失偏所需要采取的措施与此类似。
少数载流子注入衬底：（10）少数载流子注入衬底：
少数载流子往衬底的注入，不仅会造成衬底失偏、引起电路失效，而且也会造成另外的一些影响、也同样会引起电路失效。
这里有两种少数载流子注入到衬底、并引起失效的情况。一种是在双极型芯片中，隔离结正偏时所导致的往衬底的注入，这时相当于引入了一个横向的寄生晶体管，尽管该寄生晶体管因基区宽度很大而只能输出很小的电流，但这对模拟电路工作点的影响仍然是严重的，并将引起电路失效。另一种是在CMOS 中，只要其中有一个MOSFET 的源区电位变化、往衬底注入少数载流子的话，就会使电路产生闩锁效应，并导致过热、功耗增大和失效、甚至损坏。
抑制少数载流子注入的措施，有如：
①消除有可能出现正偏的p-n 结，但是该措施往往难以实现。因为电路在快速工作时，寄生电感将有可能使得引脚电压瞬间高于电源电压、或者低于低电位（速度越快，所需要的寄生电感就越小），所以很难避免p-n 结正偏。
②在CMOS 中，增加两个MOSFET 之间的距离，可以使得横向寄生晶体管的电流放大系数降低，从而能够抑制闩锁效应。
③在CMOS 中，增加一个或两个寄生晶体管基区的掺杂浓度，这也同样可以使得寄生
晶体管的电流放大系数降低，亦可抑制闩锁效应。为此，在CMOS 或者BiCMOS 工艺中通常使用重掺杂的p+衬底，并且重掺杂衬底还可给电路提供更强的抗干扰性能；这时，隔离区也必须是重掺杂的，或者另外增加合适的保护环。
④提供一个另外的收集器来吸收所不需要的少数载流子。可以采用保护环来作为收集器；为了能够更有效地收集载流子，要求保护环应该既深、又宽，而且要低电阻。
少数载流子交叉注入：（11）少数载流子交叉注入：
在IC 中几个晶体管之间如果存在不该有的电流通过时，则这几个晶体管之间就可能发生了少数载流子的交叉注入现象，这将会导致整个集成电路的参数产生漂移而失效。这时，就应该把可能注入少数载流子的晶体管放置到单独的隔离区，这样一来，不仅可以避免少数载流子的交叉注入，而且还可以消除其它多种寄生效应。
一般，为了避免器件之间的交叉注入，凡是源极与外引脚相连接的p-MOSFET ，都应该置于单独的隔离区中。同样，任何与外引脚相连接的横向pnp 晶体管、或者基区电阻、亦或高方块值的电阻，也最好都置于单独的隔离区中。当然。如果有几个晶体管是连接到同一个外引脚上的，那么可以把它们置于一个隔离区中。
对于处在同一个隔离区中的几个晶体管，在电位高低发生变化时，也有可能出现少数载流子交叉注入现象。例如，在一个隔离区中的两个横向pnp 晶体管（共用一个p 型集电区），当其中一个晶体管进入饱和状态时，它所发射的一部分载流子将可能被另一个晶体管收集、并增大其集电极电流，从而使得整个电路的性能变化；特别是当这两个晶体管是匹配的时候，影响更为严重。在这种情况下，简单的一个解决措施就是在这两个横向pnp 晶体管的中间加设一个p 型基区扩散条（较深、较窄的扩散条），以阻止交叉注入的发生；有时，也把这种p 型阻止条称为少数载流子保护环。
类似地，对于处在一个隔离区中的两个横向npn 晶体管，为了避免少数载流子的交叉注入，可以在两个晶体管之间加设一个较深的n+型扩散条来阻止交叉注入。
在CMOS 电路中有时也可以采用p 型条来阻止交叉注入，只是效果不如双极型电路那么好。
半导体集成电路的失效机理及其预防措施（半导体集成电路的失效机理及其预防措施（小结）小结）
Xie Meng-xian. (电子科大，成都市)
因为集成电路是由许多元器件组成的，所以其中元器件的失效必然会导致集成电路的失效，然而引起半导体集成电路（IC ）失效的机理尚不仅如此，实际上还要复杂得多，有关系到设计方面的，也有关系到工艺方面的。与集成电路设计密切相关的、能够做到部分或者完全避免的一些失效机理，主要有如下11种。
静电放电（（1）静电放电（ESD ）：
IC 端头上积累的静电电荷可以产生很高的电压，从而会引起p-n 结击穿（造成短路或者大的漏电流）、或者使栅氧化层马上击穿或经过一段时间以后穿通。
为了防止静电放电所引起的失效，首先，在多数管脚上需要设置抗ESD 的保护器件；但连接到衬底的管脚、或者连接到大面积扩散区上的管脚（例如与npn 晶体管集电极相连的管脚），则不需要加保护器件。其次，对于采用薄发射极氧化物工艺的BJT ，与管脚相连的内引线不能在薄的发射极氧化层上走线（穿越），否则可能引起薄发射极氧化层的击穿；不过对于采用较厚发射极氧化物的标准双极工艺而言，就不必考虑这种限制。
此外，在使用IC 时也要特别注意防止静电的产生和积累，如采用静电屏蔽，腕带、电烙铁和工作台要接地，室内要保持一定的湿度等。
（2）电迁移：电迁移：
IC 在大电流、高温下、长时间工作之后，就有可能产生电迁移失效，即出现金属电极连线发生断裂（开路）或者短路的现象。
防止电迁移的根本措施就是限制通过连线的最大电流（这与金属成分、厚度和温度有关）。对于不穿越氧化层的导线，单位宽度上的电流一般要小于2mA/µm ；而对于穿越氧化层的导线，一般要小于1mA/µm 。金属层的厚度和宽度越大，则抗电迁移的能力就越强。 另外，改进电迁移的主要措施有如：在电极金属Al 中掺入原子质量较大的Cu （0.5%～4%），这可使大电流承受能力提高5～10倍；采用耐热性好的势垒金属等。详见“（三）电极连线的电迁移失效”。
（3）天线效应：天线效应：
这是IC 加工工艺中出现的一种失效机理，但是可以通过事先在设计中采取措施来加以预防。
干法刻蚀是通过强电场产生等离子体来加工薄膜材料的一种技术。当在采用干法刻蚀技术来加工多晶硅栅极和氧化物侧壁隔离墙时，即会有静电电荷积累在多晶硅栅极上；结果在栅电极上造成很大的电压，就会引起栅氧化层退化，于是使得有电流通过栅氧化层。这种现象就称为天线效应（因为较大的多晶硅层就像天线一样收集电荷，并让电荷流过脆弱的氧化层）。
天线效应导致栅氧化层退化的程度与流过氧化层的电荷成正比，而与栅氧化层的面积成反比。因为多晶硅层收集的电荷数量与多晶硅面积成正比，所以小尺寸的栅氧化层当与一个大尺寸的多晶硅层相连接时，就容易受到损害。
减弱天线效应的措施有如：减小多晶硅层（或其它金属膜）与栅氧化层的面积比，以降低退化程度；对于较长的多晶硅层，在靠近栅氧化层处插入一段金属跳线，以消除天线效应；适当增加一个二极管来消除静电电荷的影响。
（4）干腐蚀效应：干腐蚀效应：
对于Al 电极系统，只要有湿气和污染的离子，就将发生化学反应——干腐蚀效应。结果会导致电极系统开路而失效。
不幸的是，IC 的塑料封装在经过较长时间之后总会有一定的渗透作用（漏气）；正因为
如此，所以往往还需要在芯片表面上覆盖一层防潮层。然而在芯片的防潮层上又必须开口，以让引线连接到芯片；正是这些开口又为水汽和污染离子进入到芯片表面而提供了潜在的路径。
可见，要防止水汽和污染离子与Al 电极接触，就必须尽量在防潮层上少开孔洞。此外，在管壳中，可填充一些氮气，以减弱干腐蚀的化学作用。
可移动离子污染：（5）可移动离子污染：
有些MOS-IC 在高温偏置条件下工作时，将发生阈值电压的漂移；但若在没有偏置情况下再进行烘烤之即可恢复。这就是由于污染的可移动离子所引起的一种失效现象。
对于IC 性能造成影响的可移动离子，主要是半径较小的Na 、K 、Li 的碱金属离子，其中最常见的、也是最难消除的是Na 离子的污染。因为不管是在高温下、还是在室温下，这些离子都能够在氧化硅中移动，所以它们最容易混入到氧化硅中去，并从而导致器件性能发生变化（特别是，使MOSFET 的阈值电压产生漂移）。
预防可移动离子污染的措施有如：
①注意工艺环境和清洗水、气体、光刻胶等的纯净度，避免各种污染的可能性。
②使用磷硅玻璃（PSG ，即掺磷的二氧化硅）作为栅氧化层，其中的磷具有稳定碱金属离子移动的作用，可把阈值电压的漂移降低到1mV 以下；不过，磷硅玻璃在电场作用下存在极化效应，这又将造成阈值电压的漂移，然而这种极化效应的影响较小，而且可以估算。所以PSG 对于减弱可移动离子的影响还是有效的。
③使用掺磷的多晶硅作为栅电极材料，这可以完全消除可移动离子的影响，并且又不会带来PSG 那样的极化效应。
④改进封装材料和技术，可以减弱可移动离子的污染；在芯片表面上覆盖防潮层，可以防止污染，但是防潮层的开口又是产生污染的通道，所以需要尽量减少开口的数量，并且开口要远离敏感的器件有源区。
⑤在芯片的周围设置所谓划线封条的结构，以防止污染杂质从划片刀口处横向进入到氧化层。
（6）热载流子效应：热载流子效应：
对于MOS-IC ，在高温偏置条件下工作时，会发生阈值电压的漂移，这就是热载流子效应所造成的一种失效现象。
因为当MOSFET 工作于放大状态时，漏极附近处的沟道是夹断（耗尽）的，其中存在很强的电场；随着源-漏电压的升高、以及沟道长度的缩短，夹断区中的电场更强。这时，通过夹断区的载流子即将从强电场获得很大的漂移速度和动能，成为热载流子。
夹断区中的热载流子可以与价电子碰撞而进一步产生出电子-空穴对——雪崩倍增效应。并且，有一些热载流子通过与声子的碰撞、得到了指向栅氧化层的动量时，即就有可能注入到栅氧化层中，从而导致器件的阈值电压漂移和整个电路性能的变化——失效。
对于发生了热载流子注入的器件，若进行烘烤的话，即可提供足够的能量，让那些被氧化层中的陷阱（缺陷）陷住的热载流子释放出来而回到硅中，从而使得器件又恢复到原来无热载流子的状态。据此也可以判断是否热载流子效应所引起的失效。
为了防止热载流子效应，主要是从器件结构和工艺上来设法减弱MOSFET 夹断区中的电场和提高栅氧化层的质量。
关于热载流子效应所导致MOSFET 及其IC 的失效，详见“（五）MOSFET 及其IC 的热载流子失效”。
（7）Zener 蠕变：蠕变：
对于BJT 发射结的雪崩击穿，也会由于热载流子效应而导致出现雪崩击穿电压缓慢增大的现象——Zener 蠕变，这种效应同样会导致IC 产生失效。
扩散发射结的表面掺杂浓度较高，因此在反向击穿电压下，容易发生表面雪崩击穿；并且雪崩过程中所产生的热载流子，即有一部分可以注入到发射结表面上的氧化层中——引起氧化层电荷；这些氧化层中的电荷又反过来影响到半导体表面处的电场，使得表面耗尽区增宽，从而雪崩击穿电压增大。这种雪崩击穿电压的增大是一个缓慢的过程，即击穿电压发生漂移（最大可达到200mV ）。但若在没有偏置的情况下，进行烘烤之后，又可让注入到氧化层中的热载流子返回到半导体，使得发射结的雪崩击穿电压部分地恢复到原来的数值。
发射结型式的稳压二极管（Zener 二极管）是表面结构的器件，现在尚无有效的措施来防止其Zener 蠕变的产生。如果可能的话，应该采用隐埋式的Zene 二极管结构，即把雪崩区限制在半导体表面以内的一定范围中（即远离表面氧化层），这才能够预防Zener 蠕变，得到稳定的Zener 电压。
寄生沟道：（8）寄生沟道：
寄生沟道是在半导体表面上不需要导电的地方无意中出现的一种导电通路，这会破坏器件和集成电路的性能——失效。
在IC 中寄生沟道的产生原因主要有两个：
①芯片表面上连线不当。一般来说，硅表面上的导体（金属或者掺杂多晶硅）都有可能形成寄生沟道。若有导体跨越在两个扩散区之上，即会出现寄生沟道、有电流通过。因为寄生沟道往往很长，故寄生沟道引起的电流一般较小；但即使如此，这种小的漏电流对于低功耗模拟电路而言，也会导致其参数发生变化——失效。一般，当具有较高电压的引线跨越轻掺杂半导体表面时，就有可能在其下面产生反型层——寄生沟道。
②与绝缘膜有关的静电电荷散布。在芯片表面不存在导体的情况下，有时候也会在硅表面上形成导电的寄生沟道，这主要就是由于所谓电荷散布的缘故。对于附着在半导体表面上的绝缘膜（氧化膜、氮化膜），一般是比较完美的，不会导电；但是静电电荷（主要是电子电荷）可以在绝缘膜中、或者在两个绝缘膜的界面处积累，并且发现这些静电电荷在电场作用下能够缓慢地移动——电荷散布。当有电荷散布在半导体表面上时，即起着导体的作用，从而可以形成寄生沟道（p 型导电沟道）。当然，污染越严重、温度越高、湿气越大，电荷散布的作用就越强，造成的影响也就越大；此外，热载流子注入也会引起这种电荷散布效应。 在不加偏置的条件下来对失效的芯片进行烘烤（200～250oC ），即可判断是否电荷散布效应所引起的失效。因为散布的电荷是可以移动的，并且在较高温度下移动加快，所以，如果在经过烘烤之后，器件性能可以恢复，那么这时就可以认定，引起寄生沟道而导致失效的主要原因是电荷散布效应；否则为表面走线不当所造成的失效。
一般，双极型IC 比MOS-IC 更容易发生电荷散布所引起的失效，这可能与双极工艺的清洁度不如MOS 工艺有关。
对于IC 芯片场区范围的p 型半导体，只要它的偏压高于某一定数值时，就有可能成为寄生p-MOSFET 的源极区，并从而造成IC 失效。
为了预防寄生沟道引起的失效，一方面是要在加工工艺上注意清洁度，避免杂质的沾污；另一方面就是要在设计上采取措施，防止寄生沟道的产生，这需要针对具体的电路来加以考虑。总的来说，预防措施有如：
①采用离子注入来设置沟道停止区，以阻断寄生沟道的导电；
②在p 型高电压半导体区域上，加设低电位的场板电极，它可以防止寄生沟道的形成，也可以防止电荷散布效应的出现，同时还可以对于下面的载流子调制起到静电屏蔽的作用。
（9）衬底失偏：衬底失偏：
在集成电路芯片中，总是有许多反偏的p-n 结，例如隔离区、以及扩散电阻和半导体电容等；这些反偏的p-n 结就阻止了电流向衬底的流动。但是如果电路在工作时，这些p-n 结出现了正偏，那么就会有少数载流子往衬底注入，并产生衬底电流——寄生电流，同时，这
种电流在衬底上流过时就会产生压降，即使得衬底电位变化，这就是所谓衬底失偏。
衬底失偏的影响：在衬底失偏时，流经衬底的寄生电流就将会导致IC 性能变化或者失效；特别是，较大的衬底电流还有可能引起闩锁效应。此外，衬底失偏还有可能使饱和状态工作的共发射极npn 晶体管的集电极-衬底结出现正偏（只要数百mV 的失偏电压即可）。同时，衬底的这种寄生电流还会增大由衬底电压调制所引起的噪声和串扰。
衬底失偏的预防：采取的主要措施就是在IC 设计上要保证注入到衬底的电流尽可能小，或者尽量降低衬底上的压降。具体措施有如：
①尽量不要采用衬底pnp 晶体管，因为这种器件的集电极电流是直接流入衬底的；即使要采用这种晶体管的话，也应该控制其工作电流不要超过1～2mA 。
②横向pnp 晶体管和纵向npn 晶体管在饱和状态工作时，也有较大的衬底注入电流。对于标准双极工艺下的横向pnp 晶体管，它的基区就是外延层，发射极电流可以有很大一部分流入到衬底而损失掉，这时通过增加一个n 型隐埋层，即可把横向pnp 晶体管的集电极效率由0.1提高到接近于1；在CMOS 工艺中的横向pnp 晶体管，因为没有隐埋层，故性能不好，但在双极工艺或者BiCMOS 工艺中，因有隐埋层而能够获得很好的性能。对于纵向npn 晶体管，其中存在寄生的pnp 晶体管（发射区是外延层、基区是隐埋层、集电区是p 型衬底），该寄生晶体管就有空穴注入到衬底；可以通过添加保护环来阻止空穴到达衬底，或者通过设计基极驱动电路来控制纵向npn 晶体管、使得不让它进入饱和状态。
③对于重掺杂衬底的双极型IC ，为了减小衬底失偏，可以适当地增大衬底接触的面积、降低外延层的电阻率和厚度。例如，若p 型外延层的电阻率为10Ω-cm、厚度为7mm ，衬底接触电流为20mA ，则衬底接触的面积应该至少为47000mm2。实际上，凡是衬底注入电流超过1mA 的晶体管，都应该采用衬底接触把它环绕起来，以降低衬底失偏。
④对于轻掺杂衬底和重掺杂隔离墙的IC ，可采用增加衬底接触和远离衬底注入源的措施。例如，凡是注入电流≥100mA的晶体管，都应该在其附近加设衬底接触；任何一个注入电流超过1mA 的晶体管，则应该采用多个衬底接触把它包围起来；敏感的小电流电路应该远离衬底注入源至少为250mm ；在IC 版图上的空间区域要增加衬底接触（多个小的衬底接触要比少数大的衬底接触更有效）。此外，就是需要增大衬底掺杂浓度、或者使用背面接触的办法来减弱衬底失偏。对于BiCMOS 的轻掺杂衬底和轻掺杂隔离墙的IC ，减弱衬底失偏所需要采取的措施与此类似。
少数载流子注入衬底：（10）少数载流子注入衬底：
少数载流子往衬底的注入，不仅会造成衬底失偏、引起电路失效，而且也会造成另外的一些影响、也同样会引起电路失效。
这里有两种少数载流子注入到衬底、并引起失效的情况。一种是在双极型芯片中，隔离结正偏时所导致的往衬底的注入，这时相当于引入了一个横向的寄生晶体管，尽管该寄生晶体管因基区宽度很大而只能输出很小的电流，但这对模拟电路工作点的影响仍然是严重的，并将引起电路失效。另一种是在CMOS 中，只要其中有一个MOSFET 的源区电位变化、往衬底注入少数载流子的话，就会使电路产生闩锁效应，并导致过热、功耗增大和失效、甚至损坏。
抑制少数载流子注入的措施，有如：
①消除有可能出现正偏的p-n 结，但是该措施往往难以实现。因为电路在快速工作时，寄生电感将有可能使得引脚电压瞬间高于电源电压、或者低于低电位（速度越快，所需要的寄生电感就越小），所以很难避免p-n 结正偏。
②在CMOS 中，增加两个MOSFET 之间的距离，可以使得横向寄生晶体管的电流放大系数降低，从而能够抑制闩锁效应。
③在CMOS 中，增加一个或两个寄生晶体管基区的掺杂浓度，这也同样可以使得寄生
晶体管的电流放大系数降低，亦可抑制闩锁效应。为此，在CMOS 或者BiCMOS 工艺中通常使用重掺杂的p+衬底，并且重掺杂衬底还可给电路提供更强的抗干扰性能；这时，隔离区也必须是重掺杂的，或者另外增加合适的保护环。
④提供一个另外的收集器来吸收所不需要的少数载流子。可以采用保护环来作为收集器；为了能够更有效地收集载流子，要求保护环应该既深、又宽，而且要低电阻。
少数载流子交叉注入：（11）少数载流子交叉注入：
在IC 中几个晶体管之间如果存在不该有的电流通过时，则这几个晶体管之间就可能发生了少数载流子的交叉注入现象，这将会导致整个集成电路的参数产生漂移而失效。这时，就应该把可能注入少数载流子的晶体管放置到单独的隔离区，这样一来，不仅可以避免少数载流子的交叉注入，而且还可以消除其它多种寄生效应。
一般，为了避免器件之间的交叉注入，凡是源极与外引脚相连接的p-MOSFET ，都应该置于单独的隔离区中。同样，任何与外引脚相连接的横向pnp 晶体管、或者基区电阻、亦或高方块值的电阻，也最好都置于单独的隔离区中。当然。如果有几个晶体管是连接到同一个外引脚上的，那么可以把它们置于一个隔离区中。
对于处在同一个隔离区中的几个晶体管，在电位高低发生变化时，也有可能出现少数载流子交叉注入现象。例如，在一个隔离区中的两个横向pnp 晶体管（共用一个p 型集电区），当其中一个晶体管进入饱和状态时，它所发射的一部分载流子将可能被另一个晶体管收集、并增大其集电极电流，从而使得整个电路的性能变化；特别是当这两个晶体管是匹配的时候，影响更为严重。在这种情况下，简单的一个解决措施就是在这两个横向pnp 晶体管的中间加设一个p 型基区扩散条（较深、较窄的扩散条），以阻止交叉注入的发生；有时，也把这种p 型阻止条称为少数载流子保护环。
类似地，对于处在一个隔离区中的两个横向npn 晶体管，为了避免少数载流子的交叉注入，可以在两个晶体管之间加设一个较深的n+型扩散条来阻止交叉注入。
在CMOS 电路中有时也可以采用p 型条来阻止交叉注入，只是效果不如双极型电路那么好。