苏州工业园区职业技术学院电子工程系 2005届学生毕业论文
毕业设计（论文）
课题名称： IC layout 简介
专业名称： 微电子
设计人 ： 杨洋
学 号 ： 200200333
班 级： W0235
指导教师： 史小波
苏州工业园区职业技术学院
Suzhou Industrial Park Institute Of Vocational Technology
2005年5月
毕业论文（设计）任务书
目 录
一、 引言 --------------------------------------－------5
二、IC 的概念 -----------------------------------－-----5
三、IC 的制造流程 ---------------------------------－---6
四、目前IC layout的分类 -----------------------------－7
五、作为一名IC layout engineer首先要掌握的基本知识-----8
六、对有志向从事IC layout同仁的建议―------------------9
七、图解CMOS 制作---------------------------------------10
八、触发器分类------------------------------------------14
九、画出的D 触发器版图----------------------------------17
十、结束语----------------------------------------------21
关键词：Design Rules，电路设计者可以知道目前制程上所能接受的布局相关尺度限制到哪里？以免设计出目前制程无法实现的电路组件。例如：最小金属线宽、线距、主动区的最小长宽限制、多晶硅闸极离主动区边界的最小距离. 等等。
一、 引言
当今的信息社会是数字化的社会，是数字集成电路（微处理器，存储器，标准逻辑电路）广泛应用的社会，信息高速公路，电脑多媒体，移动电话系统，各种自动化器件，以及我们日常搞的一些小制作应用到数字集成电路。数字化是当今社会的主流，与此同时，数字集成电路本身也在不断进行更新换代。
在数字电路的广泛应用中，TTL ，CMOS 型标准逻辑IC 一直是应用最广，功能最多的数字集成电路。但是随着数字集成技术的不断发展，一种新的数字IC ——可编程逻辑阵列IC 出现了。不过在70年代其大都是以组合逻辑门阵列的形式出现的，并没有很大的应用价值。直到85年，运用E^2CMOS电可擦技术开发的，以组合逻辑和时序逻辑混合集成的可编程逻辑阵列如典型代表PAL 和GAL 的出现，立即引起了电子工作者和电路专家的极大兴趣，他们预测不久的将来，标准数字逻辑IC 将面临被淘汰的局面。尤其是GAL ，高速、低耗、不丢失信息，可多次电可擦写和加密, 改变了PAL 只能写入一次的僵化局面。目前第五代计算机已把它作为一项关建性的升级技术，数字通信工程等也将步其后尘……
二、概念
IC layout Design(Integrated Circuit Layout Design) 集成电路版图设计，我想大家不会对IC 集成电路这个名词陌生吧？在我们的生活中，在你的家用电器中，都离不开IC, 我们手机中的芯片，电脑主板上焊接的n 多大大小小的芯片，还有各式电动玩具中。除去这些日常消费类电子产品，IC 芯片还应用于我们的通讯工自动化机台、国防与太空。
那么那些看似小小的、长着几个或是十几个甚至上百个精致引脚的芯片，里面到底是啥玩艺？电脑里那块小小的CPU ，为什么这么贵呢？嗨，没有它电脑还就动不了，神奇了！这么说吧，根据不同需要，一个芯片里集成了数于百万/千万级的电子器件在里面，器件间的连线其宽度只有你头发丝的1/100,都是以um 来计量的，现在的工艺，都到奈米了（1nm=0.000000001m）。你可以想象那些线是怎么做出来的吗？做出来以后还能保证里面的每个器件正常运行。！ 当然做这些不是简单的事情，否则半导体技术也不会被推为尖端
科技。而设计这些芯片中器件布局的，就是我们伟大光荣的Layout Engineer。(千万要区别于PCB Layout Engineer,工作性质相差甚远，PCB Layout是设计PCB 板上如何安置、摆放、组合各个功能的芯片，使其能在有限的空间中达到这个系统的完美运行。）
三．流程
知道什么是IC Layout后，当然要继续认识，人们是怎么制造出那些芯片的。我们平常看到的芯片，其实已经是经过外包装处理的（封装），封装的目的就是为了保护好里面的器件不受外界的破坏、干扰，譬如防撞击、防潮、防静电击伤等等，里面的芯片是很娇贵、脆弱的，其制作材料普遍为硅（Si ）单晶。里面的器件不是用小刀刻出来的，而是利用离子扩散来完成。一个芯片要研发生产出来，要流下很多很多的工程师的辛勤汗水，下面简单叙说。
Idea : 进行可行性验证评估及IC 产品规划.
Product Define:依系统或客户需求进行系统架构设计与规格制定.
High Level Design:依设计规格IC 之架构，制定各功能方块及功能方块间得界面关系. Logic Design:依据高阶设计、测试规划结果，以逻辑闸为基本单元进行逻辑设计与模拟. Circuit Design:主要在电路结构、负载估计、元件尺寸的设计及布局前电路的模拟. Layout Design:由Floor Plan架构规划经由实体设计到Tape out.
Mask Process: Layer by Layer的图形处理，再加上CAD Bias.
Wafer Process:进行晶圆制造，每个晶圆因制程的不同，需经200~300道程序，同时良率主导一切.
Packaging:切割、固定、打线、封装.
Testing:单晶测试、系统验证.
值得一提的是，IC Layout Engineer在其中扮演的角色：必须严格按照代工厂所提供的设计规则(design rule)绘制版图，并确保逻辑、线路设计的结果如所预期的实现。 % 布局规划(Floor Plan)
-Foundry 选择、架构规划与方法评估藉以决定人力、时程与成本.
-Placement(Chip size)、Aspect Ratio、Pin assignment、Power plan、Bus& Clock line % 布局（实体）设计(Physical Design)
-藉由CAD tool得协助，按照前端的规划完成的方法，依序(Cell->Block->Chip)完成整个Chip design.
% 验证工作(Verification Work)
-符合制程设计规则(DRC)
-比对一致性（LVS..)
-符合Timing request.
四、目前IC Layout分类
(国内这边在大力推Cmos 工艺这一部分，其实高端的重点已转到光电部分。)
五、作为一名IC Layout Engineer首先要掌握的基本知识
对于Layout 这个岗位，公司得为你的工作提供必须的硬件/软件。硬件方面，目前很多公司采用的是Sun 工作站+专用显示器（Layout 对分辨率要求很高）。软件方面分几个部分，一个是工作站采用的Unix 版本（许多公司采用Solaris ），另外是用于真正版图设计+验证用的tools ，目前普遍应用于业界的版图设计工具主要有Candence tools（Virtuoso/Opus），验证工具有Diva/Dracula(Candence tools)、Calibre(mentor)等等。
所以，在真正能独立进行IC Layout作业前，你得花不少的精力去学习、熟悉公司提供的那些Design tools。可能只要聪明些的人，还是不难学会及应用这些tools 的，若是有专业人士讲解，入门会很快，但要很熟练、精通，那就得靠自己从业以后的不断工作积累与总结了，还是要费不少脑子的。
有些公司还有Apollo P&R自动布线tool ，这个tool 给user 提供一个快速布线的平台，因为IC 做到上百万门以后手工布线变得不是那么现实，况且市场的快速变更，逼得IC 设计的周期越来越短！时间逐渐发展成决定企业生存的因素！行业竞争也越来越激烈。 本人目前就使用着Apollo 布局工具，感觉这套软件操作起来不难，但要操作的很好，想随心所欲似操作，那真不是几个项目做下来就能达到的，还是得有高手指点一二才能进步飞快，最好是能对tool 是如何运作搞明白，那就有一定水平了！
当然Apollo 不是万能的，tool 总是死的东西，布局的过程就是体现你能力的过程，且在Apollo 布局完后还是有很多需要手工修改的地方，至于如何修改，就看你的Circuit 要求，及你的个人资历了。同一个项目，每个人出来的设计都不可能是一样的。
上面谈到的是一名Layout 工程师作业时会用到的硬件/软件，接下来想说的是一名称职的Layout Engineer自身需要的专业知识。
想做IC Layout Designer不会连mos 也没听过吧？如果真想成为一位很尖端的高手，还是需要些理论基础的，起码你得懂些基础电路知识，学习过半导体物理，半导体材料+器件原理，也学过半导体工艺，知道光刻、腐蚀，… 有半导体知识的背景，对你的以后发展/能力提升能减少不少障碍的。
六、对有志向从业IC Layout同仁的建议
上面简单的叙说，各位现在对IC Layout有一个表面的认识了吧，写到这里，想对有志向从业IC Layout同仁提供些自身从业的感受、体会。
IC Layout是份很辛苦的工作。可能你的显示器是全公司最棒的，可是你得每天时刻不停的、全神贯注的盯着它，你的每一个动作，每拉一根线，脑袋里一定是在飞速的搜寻与之相关的rule ，分不了一丁点心。虽然后续有DRC/LVS验证过程，但有时候因为没注意到某条线的rule 而犯错，在修改过程可就要花你老半天功夫了！ 所以，时刻不敢马虎！经常在赶项目的时候，一坐下，常常就是5个小时/整个下午不离开你的凳子！
IC Layout是份需要耐心的工作。工作中来不得丝毫侥幸，对于一些DRC/LVS无法验证的ESD/Latch-up问题，就得靠你在做项目中不断的仔细检查+预防+避免了。Layout 是设计链中至（mask ）流片的最后一步了，也是非常关键的一步。Layout 结束后把Database 传给mask （光罩）厂商，在生成mask 后去工厂流片，其中制作mask 的费用很高，每个芯片设计，少的十几层光罩费用就在上百万人民币。所以，万一流片失败，那些money 可就打水漂了，所以说，细心、耐心，不能浮躁，在tapeout 前举行多次check ，确保万无一失再tapeout ！
IC Layout是份压力很大的工作：上面也说到mask 很贵，千万不要因layout 上的低级错误导致无谓的损失。当然，工作中，压力也时刻存在，经常一个人负责一个项目，而Schedule 又很紧，而所有的问题又都得自己去解决，自己想办法解决，（因为别人也可能很忙，你不可能遇事就找人帮忙）所以很多时候，你得花上你的很多非工作时间于工作上，在很紧的schedule 内，你得保质保量的做好你的工作，你还得预防突然事件，譬如客户要求更改些系统功能，而schedule 又不能延长太长，等Circuit Designer确认Schematic/netlist后，压到layout 这边的时间就不多了，紧张！很多时候都是在紧张的条件下作业的！压力，得学会面对！如果你是位浮躁的人，我真担心你干几天就打退堂鼓了。
很多前辈都说layout 设计是IC Team中最需艺术家气质的工作，layout 设计师也是一个Team 中和工艺关系最密切的环节，一位优秀的layout 工程师必须非常熟悉半导体工艺及其原理, 熟悉代工厂的工艺细节，精通工厂提供的设计规则。希望我们的Layout Engineer在画版图的时候，不仅要知其然，还要知其所以然，这样才能成长吧. 对于工作，我们需要以严谨负责的态度去对待，对于生活，我们学会多些宽容与乐观. 因为，IC Layout Engineer的待遇都不是很高。在目前，已经划分为灰领的行列。
七、图解CMOS 制作
1．首先进行表面清洗，去除wafer 表面的保护层和杂质。三氧化二铝必须以高速粒子撞击，并用化学溶液进行清洗。
2．然后在表面氧化二氧化硅膜以减小后一步氮化硅对晶圆的表面应力。涂覆光阻(完整过程包括，甩胶->预烘->曝光->显影->后烘->腐蚀->去除光刻胶) 。其中二氧化硅以氧化形成，氮化 硅LPCVD 沉积形成(以氨、硅烷、乙硅烷反应生成) 。
3．光刻技术去除不想要的部分，此步骤为定出P 型阱区域。(所谓光刻胶就是对光或电子束敏感且耐腐蚀能力强的材料，常用的光阻液有S1813,AZ5214等) 。光刻胶的去除可以用臭氧烧除也可用专用剥离液。氮化硅用180度的磷酸去除或含CF4气体的等离子刻蚀(RIE)。
4．在P 阱区域植入硼(+3)离子，因硅为+4价，所以形成空洞，呈正电荷状态。(离子植入时与法线成7度角，以防止发生沟道效应，即离子不与原子碰撞而直接打入) 。每次离子植入后必须进行退火处理，以恢复晶格的完整性。(但高温也影响到已完成工序所形成的格局) 。
5．LOCOS(local oxidation of silicon)选择性氧化：湿法氧化二氧化硅层，因以氮化硅为掩模会出现鸟嘴现象，影响尺寸的控制。二氧化硅层在向上生成的同时也向下移动，为膜厚的0.44倍，所以在去除二氧化硅层后，出现表面台阶现象。湿法氧化快于干法氧化，因OH 基在硅中的扩散速度高于O2。硅膜越厚所需时间越长。
6．去除氮化硅和表面二氧化硅层。露出N 型阱区域。(上述中曝光技术光罩与基片的距离分为接触式、接近式和投影式曝光三种，常用投影式又分为等比和微缩式。曝光会有清晰度和分辩率，所以考虑到所用光线及波长、基片表面平坦度、套刻精度、膨胀系数等) 。
7．离子植入磷离子(+5)，所以出现多余电子，呈现负电荷状态。电荷移动速度高于P 型约0.25倍。以缓冲氢氟酸液去除二氧化硅层。
8．在表面重新氧化生成二氧化硅层，LPCVD 沉积氮化硅层，以光阻定出下一步的field oxide区域。
9．在上述多晶硅层外围，氧化二氧化硅层以作为 保护。涂布光阻，以便利用光刻技术进行下一步的工序。
10．形成NMOS ，以砷离子进行植入形成源漏极。此工序在约1000度出完成，不能采用铝栅极工艺，因铝不能耐高温，此工艺也称为自对准工艺。砷离子的植入也降低了多晶硅的电阻率(块电阻约为30欧姆) 。还采用在多晶硅上沉积高熔点金属材料的硅化物(MoSi2、Wsi2、TiSi2等) ，形成多层结构 。
11．以类似的方法，形成PMOS ，植入硼(+3)离子。(后序中的PSG 或BPSG 能很好的稳定能动钠离子，以保证MOS 电压稳定) 。
12．后序中的二氧化硅层皆是化学反应沉积而成，其中加入PH3形成PSG(phospho-silicate-glass)，加入B2H6形成BPSG(boro-phospho-silicate-glass)以平坦表面。所谓PECVD(plasma enhanced CVD)在普通CVD 反应空间导入电浆(等离子) ，使气体活化以降低反应温度) 。
13．光刻技术定出孔洞，以溅射法或真空蒸发法，依次沉积钛+氮化钛+铝+氮化钛等多层金属。(其中还会考虑到铝的表面氧化和氯化物的影响) 。由于铝硅固相反应，特别对浅的PN 结难以形成漏电流(leak current)小而稳定的接触，为此使用TiN 等材料，以抑制铝硅界面反应，并有良好的欧姆，这种材料也称为势垒金属(barrier metal)。
14．RIE 刻蚀出布线格局。以类似的方法沉积第二层金属，以二氧化硅绝缘层和介电层作为层间保护和平坦表面作用。
15．为满足欧姆接触要求，布线工艺是在含有5-10%氢的氮气中，以400-500度以温度下热处理15-30分钟(也称成形forming) ，以使 铝和硅合金化。最后还要定出PAD 接触窗，以便进行bonding 工作。(上述形成的薄膜厚度的计算可采用光学衍射、倾斜研磨、四探针法等方法测得) 。
八、触发器的分类
双稳态器件有两类：一类是触发器，一类是锁存器。锁存器是触发器的原始形式。基本锁存器由一对互耦的逻辑门组成。
用或非门组成的基本RS 触发器（上图）
(b)电路结构 （c ）图形符号
用与非门组成的基本RS 触发器（上图）
（a ）电路结构 （b ）图形符号
在基本锁存器基础上可以形成具有一定抗干扰能力的脉冲选通锁存器。
(a) (b)
同步RS 触发器（上图） （a ）电路结构 （b ）图形符号
将两个脉冲选通锁存器级联起来可以形成抗干扰能力更强的主从触发器。
(a)
(b)
主从结构RS 触发器（上图） （a ）电路结构 （b ）图形符号
边沿触发器也是在脉冲选通锁存器的基础上形成的。由于构思巧妙，在门电路数量与主从触发器相差无几的情况下，边沿触发器具备了无可比拟的抗干扰能力。
电压波形图（上图）
触发器按逻辑功能分，有RS 、JK 、T 、D 等若干种。
RS 触发器的状态转换图（上图）
JK 触发器的状态转换图（上图）
T 触发器的状态转换图和逻辑符号（上图）
D 触发器的状态转换图（上图）
这几种触发器都有集成电路产品。其中应用最广泛的当数JK 触发器和D 触发器。不过，深刻理解RS 触发器对全面掌握触发器的工作方式或动作特点是至关重要的。事实上，JK 触发器和D 触发器是RS 触发器的改进型，其中JK 触发器保留了两个数据输入端，而D 触发器只保留了一个数据输入端。T 触发器则是一种简化了的JK 触发器。
九、画出D 触发器的版图
design rule simple list
原理图：
工作原理：R 为清零端，假设现在为1，P9和P3截止，N9和N3导通。假设D 第一次输入为D1。Clk 为0时，P1、N1组成的传输门导通，D1在P2、N2，P4、N4两个反向器和P5、N5传输门组成的回路里，clk 由0变1时，P6、N6导通，D1传到P7、N7和P8、N8的的回路里，Q 输出为D1，XQ 为D1非。如果清零R 为0，P9、P3导通，把电源的1信号传给了XQ ，同时经过P7、N7反向都Q 为0。达到了清零的作用。
版图：
苏州工业园区职业技术学院 电子工程系毕业设计
十、结束语
人生最美好的大学生活就要永远的划上句号了，并将随着时间的流逝，逐渐成为回忆。它到底在我的生命中留下了什么？对我的未来又有着怎样的影响？我的理想实现了多少？虽然我现在还不知道答案，但我相信，它是我生命的一个里程碑，记载着我的一段最为美丽和宝贵的人生。不能忘记恩师的谆谆教诲和父母的殷切希望，更不能忘记培养我的母校。我相信社会可以让我更加成熟， 工作也会让我施展才能！7月，我将远行，带着对母校的深深眷恋和对未来的无限憧憬，告别我的学生时代。如今掉头一去是风吹黑发，也许回首再来，已是雪满白头了！让我们一起期待明天会更好！
IC layout 21
苏州工业园区职业技术学院电子工程系 2005届学生毕业论文
毕业设计（论文）
课题名称： IC layout 简介
专业名称： 微电子
设计人 ： 杨洋
学 号 ： 200200333
班 级： W0235
指导教师： 史小波
苏州工业园区职业技术学院
Suzhou Industrial Park Institute Of Vocational Technology
2005年5月
毕业论文（设计）任务书
目 录
一、 引言 --------------------------------------－------5
二、IC 的概念 -----------------------------------－-----5
三、IC 的制造流程 ---------------------------------－---6
四、目前IC layout的分类 -----------------------------－7
五、作为一名IC layout engineer首先要掌握的基本知识-----8
六、对有志向从事IC layout同仁的建议―------------------9
七、图解CMOS 制作---------------------------------------10
八、触发器分类------------------------------------------14
九、画出的D 触发器版图----------------------------------17
十、结束语----------------------------------------------21
关键词：Design Rules，电路设计者可以知道目前制程上所能接受的布局相关尺度限制到哪里？以免设计出目前制程无法实现的电路组件。例如：最小金属线宽、线距、主动区的最小长宽限制、多晶硅闸极离主动区边界的最小距离. 等等。
一、 引言
当今的信息社会是数字化的社会，是数字集成电路（微处理器，存储器，标准逻辑电路）广泛应用的社会，信息高速公路，电脑多媒体，移动电话系统，各种自动化器件，以及我们日常搞的一些小制作应用到数字集成电路。数字化是当今社会的主流，与此同时，数字集成电路本身也在不断进行更新换代。
在数字电路的广泛应用中，TTL ，CMOS 型标准逻辑IC 一直是应用最广，功能最多的数字集成电路。但是随着数字集成技术的不断发展，一种新的数字IC ——可编程逻辑阵列IC 出现了。不过在70年代其大都是以组合逻辑门阵列的形式出现的，并没有很大的应用价值。直到85年，运用E^2CMOS电可擦技术开发的，以组合逻辑和时序逻辑混合集成的可编程逻辑阵列如典型代表PAL 和GAL 的出现，立即引起了电子工作者和电路专家的极大兴趣，他们预测不久的将来，标准数字逻辑IC 将面临被淘汰的局面。尤其是GAL ，高速、低耗、不丢失信息，可多次电可擦写和加密, 改变了PAL 只能写入一次的僵化局面。目前第五代计算机已把它作为一项关建性的升级技术，数字通信工程等也将步其后尘……
二、概念
IC layout Design(Integrated Circuit Layout Design) 集成电路版图设计，我想大家不会对IC 集成电路这个名词陌生吧？在我们的生活中，在你的家用电器中，都离不开IC, 我们手机中的芯片，电脑主板上焊接的n 多大大小小的芯片，还有各式电动玩具中。除去这些日常消费类电子产品，IC 芯片还应用于我们的通讯工自动化机台、国防与太空。
那么那些看似小小的、长着几个或是十几个甚至上百个精致引脚的芯片，里面到底是啥玩艺？电脑里那块小小的CPU ，为什么这么贵呢？嗨，没有它电脑还就动不了，神奇了！这么说吧，根据不同需要，一个芯片里集成了数于百万/千万级的电子器件在里面，器件间的连线其宽度只有你头发丝的1/100,都是以um 来计量的，现在的工艺，都到奈米了（1nm=0.000000001m）。你可以想象那些线是怎么做出来的吗？做出来以后还能保证里面的每个器件正常运行。！ 当然做这些不是简单的事情，否则半导体技术也不会被推为尖端
科技。而设计这些芯片中器件布局的，就是我们伟大光荣的Layout Engineer。(千万要区别于PCB Layout Engineer,工作性质相差甚远，PCB Layout是设计PCB 板上如何安置、摆放、组合各个功能的芯片，使其能在有限的空间中达到这个系统的完美运行。）
三．流程
知道什么是IC Layout后，当然要继续认识，人们是怎么制造出那些芯片的。我们平常看到的芯片，其实已经是经过外包装处理的（封装），封装的目的就是为了保护好里面的器件不受外界的破坏、干扰，譬如防撞击、防潮、防静电击伤等等，里面的芯片是很娇贵、脆弱的，其制作材料普遍为硅（Si ）单晶。里面的器件不是用小刀刻出来的，而是利用离子扩散来完成。一个芯片要研发生产出来，要流下很多很多的工程师的辛勤汗水，下面简单叙说。
Idea : 进行可行性验证评估及IC 产品规划.
Product Define:依系统或客户需求进行系统架构设计与规格制定.
High Level Design:依设计规格IC 之架构，制定各功能方块及功能方块间得界面关系. Logic Design:依据高阶设计、测试规划结果，以逻辑闸为基本单元进行逻辑设计与模拟. Circuit Design:主要在电路结构、负载估计、元件尺寸的设计及布局前电路的模拟. Layout Design:由Floor Plan架构规划经由实体设计到Tape out.
Mask Process: Layer by Layer的图形处理，再加上CAD Bias.
Wafer Process:进行晶圆制造，每个晶圆因制程的不同，需经200~300道程序，同时良率主导一切.
Packaging:切割、固定、打线、封装.
Testing:单晶测试、系统验证.
值得一提的是，IC Layout Engineer在其中扮演的角色：必须严格按照代工厂所提供的设计规则(design rule)绘制版图，并确保逻辑、线路设计的结果如所预期的实现。 % 布局规划(Floor Plan)
-Foundry 选择、架构规划与方法评估藉以决定人力、时程与成本.
-Placement(Chip size)、Aspect Ratio、Pin assignment、Power plan、Bus& Clock line % 布局（实体）设计(Physical Design)
-藉由CAD tool得协助，按照前端的规划完成的方法，依序(Cell->Block->Chip)完成整个Chip design.
% 验证工作(Verification Work)
-符合制程设计规则(DRC)
-比对一致性（LVS..)
-符合Timing request.
四、目前IC Layout分类
(国内这边在大力推Cmos 工艺这一部分，其实高端的重点已转到光电部分。)
五、作为一名IC Layout Engineer首先要掌握的基本知识
对于Layout 这个岗位，公司得为你的工作提供必须的硬件/软件。硬件方面，目前很多公司采用的是Sun 工作站+专用显示器（Layout 对分辨率要求很高）。软件方面分几个部分，一个是工作站采用的Unix 版本（许多公司采用Solaris ），另外是用于真正版图设计+验证用的tools ，目前普遍应用于业界的版图设计工具主要有Candence tools（Virtuoso/Opus），验证工具有Diva/Dracula(Candence tools)、Calibre(mentor)等等。
所以，在真正能独立进行IC Layout作业前，你得花不少的精力去学习、熟悉公司提供的那些Design tools。可能只要聪明些的人，还是不难学会及应用这些tools 的，若是有专业人士讲解，入门会很快，但要很熟练、精通，那就得靠自己从业以后的不断工作积累与总结了，还是要费不少脑子的。
有些公司还有Apollo P&R自动布线tool ，这个tool 给user 提供一个快速布线的平台，因为IC 做到上百万门以后手工布线变得不是那么现实，况且市场的快速变更，逼得IC 设计的周期越来越短！时间逐渐发展成决定企业生存的因素！行业竞争也越来越激烈。 本人目前就使用着Apollo 布局工具，感觉这套软件操作起来不难，但要操作的很好，想随心所欲似操作，那真不是几个项目做下来就能达到的，还是得有高手指点一二才能进步飞快，最好是能对tool 是如何运作搞明白，那就有一定水平了！
当然Apollo 不是万能的，tool 总是死的东西，布局的过程就是体现你能力的过程，且在Apollo 布局完后还是有很多需要手工修改的地方，至于如何修改，就看你的Circuit 要求，及你的个人资历了。同一个项目，每个人出来的设计都不可能是一样的。
上面谈到的是一名Layout 工程师作业时会用到的硬件/软件，接下来想说的是一名称职的Layout Engineer自身需要的专业知识。
想做IC Layout Designer不会连mos 也没听过吧？如果真想成为一位很尖端的高手，还是需要些理论基础的，起码你得懂些基础电路知识，学习过半导体物理，半导体材料+器件原理，也学过半导体工艺，知道光刻、腐蚀，… 有半导体知识的背景，对你的以后发展/能力提升能减少不少障碍的。
六、对有志向从业IC Layout同仁的建议
上面简单的叙说，各位现在对IC Layout有一个表面的认识了吧，写到这里，想对有志向从业IC Layout同仁提供些自身从业的感受、体会。
IC Layout是份很辛苦的工作。可能你的显示器是全公司最棒的，可是你得每天时刻不停的、全神贯注的盯着它，你的每一个动作，每拉一根线，脑袋里一定是在飞速的搜寻与之相关的rule ，分不了一丁点心。虽然后续有DRC/LVS验证过程，但有时候因为没注意到某条线的rule 而犯错，在修改过程可就要花你老半天功夫了！ 所以，时刻不敢马虎！经常在赶项目的时候，一坐下，常常就是5个小时/整个下午不离开你的凳子！
IC Layout是份需要耐心的工作。工作中来不得丝毫侥幸，对于一些DRC/LVS无法验证的ESD/Latch-up问题，就得靠你在做项目中不断的仔细检查+预防+避免了。Layout 是设计链中至（mask ）流片的最后一步了，也是非常关键的一步。Layout 结束后把Database 传给mask （光罩）厂商，在生成mask 后去工厂流片，其中制作mask 的费用很高，每个芯片设计，少的十几层光罩费用就在上百万人民币。所以，万一流片失败，那些money 可就打水漂了，所以说，细心、耐心，不能浮躁，在tapeout 前举行多次check ，确保万无一失再tapeout ！
IC Layout是份压力很大的工作：上面也说到mask 很贵，千万不要因layout 上的低级错误导致无谓的损失。当然，工作中，压力也时刻存在，经常一个人负责一个项目，而Schedule 又很紧，而所有的问题又都得自己去解决，自己想办法解决，（因为别人也可能很忙，你不可能遇事就找人帮忙）所以很多时候，你得花上你的很多非工作时间于工作上，在很紧的schedule 内，你得保质保量的做好你的工作，你还得预防突然事件，譬如客户要求更改些系统功能，而schedule 又不能延长太长，等Circuit Designer确认Schematic/netlist后，压到layout 这边的时间就不多了，紧张！很多时候都是在紧张的条件下作业的！压力，得学会面对！如果你是位浮躁的人，我真担心你干几天就打退堂鼓了。
很多前辈都说layout 设计是IC Team中最需艺术家气质的工作，layout 设计师也是一个Team 中和工艺关系最密切的环节，一位优秀的layout 工程师必须非常熟悉半导体工艺及其原理, 熟悉代工厂的工艺细节，精通工厂提供的设计规则。希望我们的Layout Engineer在画版图的时候，不仅要知其然，还要知其所以然，这样才能成长吧. 对于工作，我们需要以严谨负责的态度去对待，对于生活，我们学会多些宽容与乐观. 因为，IC Layout Engineer的待遇都不是很高。在目前，已经划分为灰领的行列。
七、图解CMOS 制作
1．首先进行表面清洗，去除wafer 表面的保护层和杂质。三氧化二铝必须以高速粒子撞击，并用化学溶液进行清洗。
2．然后在表面氧化二氧化硅膜以减小后一步氮化硅对晶圆的表面应力。涂覆光阻(完整过程包括，甩胶->预烘->曝光->显影->后烘->腐蚀->去除光刻胶) 。其中二氧化硅以氧化形成，氮化 硅LPCVD 沉积形成(以氨、硅烷、乙硅烷反应生成) 。
3．光刻技术去除不想要的部分，此步骤为定出P 型阱区域。(所谓光刻胶就是对光或电子束敏感且耐腐蚀能力强的材料，常用的光阻液有S1813,AZ5214等) 。光刻胶的去除可以用臭氧烧除也可用专用剥离液。氮化硅用180度的磷酸去除或含CF4气体的等离子刻蚀(RIE)。
4．在P 阱区域植入硼(+3)离子，因硅为+4价，所以形成空洞，呈正电荷状态。(离子植入时与法线成7度角，以防止发生沟道效应，即离子不与原子碰撞而直接打入) 。每次离子植入后必须进行退火处理，以恢复晶格的完整性。(但高温也影响到已完成工序所形成的格局) 。
5．LOCOS(local oxidation of silicon)选择性氧化：湿法氧化二氧化硅层，因以氮化硅为掩模会出现鸟嘴现象，影响尺寸的控制。二氧化硅层在向上生成的同时也向下移动，为膜厚的0.44倍，所以在去除二氧化硅层后，出现表面台阶现象。湿法氧化快于干法氧化，因OH 基在硅中的扩散速度高于O2。硅膜越厚所需时间越长。
6．去除氮化硅和表面二氧化硅层。露出N 型阱区域。(上述中曝光技术光罩与基片的距离分为接触式、接近式和投影式曝光三种，常用投影式又分为等比和微缩式。曝光会有清晰度和分辩率，所以考虑到所用光线及波长、基片表面平坦度、套刻精度、膨胀系数等) 。
7．离子植入磷离子(+5)，所以出现多余电子，呈现负电荷状态。电荷移动速度高于P 型约0.25倍。以缓冲氢氟酸液去除二氧化硅层。
8．在表面重新氧化生成二氧化硅层，LPCVD 沉积氮化硅层，以光阻定出下一步的field oxide区域。
9．在上述多晶硅层外围，氧化二氧化硅层以作为 保护。涂布光阻，以便利用光刻技术进行下一步的工序。
10．形成NMOS ，以砷离子进行植入形成源漏极。此工序在约1000度出完成，不能采用铝栅极工艺，因铝不能耐高温，此工艺也称为自对准工艺。砷离子的植入也降低了多晶硅的电阻率(块电阻约为30欧姆) 。还采用在多晶硅上沉积高熔点金属材料的硅化物(MoSi2、Wsi2、TiSi2等) ，形成多层结构 。
11．以类似的方法，形成PMOS ，植入硼(+3)离子。(后序中的PSG 或BPSG 能很好的稳定能动钠离子，以保证MOS 电压稳定) 。
12．后序中的二氧化硅层皆是化学反应沉积而成，其中加入PH3形成PSG(phospho-silicate-glass)，加入B2H6形成BPSG(boro-phospho-silicate-glass)以平坦表面。所谓PECVD(plasma enhanced CVD)在普通CVD 反应空间导入电浆(等离子) ，使气体活化以降低反应温度) 。
13．光刻技术定出孔洞，以溅射法或真空蒸发法，依次沉积钛+氮化钛+铝+氮化钛等多层金属。(其中还会考虑到铝的表面氧化和氯化物的影响) 。由于铝硅固相反应，特别对浅的PN 结难以形成漏电流(leak current)小而稳定的接触，为此使用TiN 等材料，以抑制铝硅界面反应，并有良好的欧姆，这种材料也称为势垒金属(barrier metal)。
14．RIE 刻蚀出布线格局。以类似的方法沉积第二层金属，以二氧化硅绝缘层和介电层作为层间保护和平坦表面作用。
15．为满足欧姆接触要求，布线工艺是在含有5-10%氢的氮气中，以400-500度以温度下热处理15-30分钟(也称成形forming) ，以使 铝和硅合金化。最后还要定出PAD 接触窗，以便进行bonding 工作。(上述形成的薄膜厚度的计算可采用光学衍射、倾斜研磨、四探针法等方法测得) 。
八、触发器的分类
双稳态器件有两类：一类是触发器，一类是锁存器。锁存器是触发器的原始形式。基本锁存器由一对互耦的逻辑门组成。
用或非门组成的基本RS 触发器（上图）
(b)电路结构 （c ）图形符号
用与非门组成的基本RS 触发器（上图）
（a ）电路结构 （b ）图形符号
在基本锁存器基础上可以形成具有一定抗干扰能力的脉冲选通锁存器。
(a) (b)
同步RS 触发器（上图） （a ）电路结构 （b ）图形符号
将两个脉冲选通锁存器级联起来可以形成抗干扰能力更强的主从触发器。
(a)
(b)
主从结构RS 触发器（上图） （a ）电路结构 （b ）图形符号
边沿触发器也是在脉冲选通锁存器的基础上形成的。由于构思巧妙，在门电路数量与主从触发器相差无几的情况下，边沿触发器具备了无可比拟的抗干扰能力。
电压波形图（上图）
触发器按逻辑功能分，有RS 、JK 、T 、D 等若干种。
RS 触发器的状态转换图（上图）
JK 触发器的状态转换图（上图）
T 触发器的状态转换图和逻辑符号（上图）
D 触发器的状态转换图（上图）
这几种触发器都有集成电路产品。其中应用最广泛的当数JK 触发器和D 触发器。不过，深刻理解RS 触发器对全面掌握触发器的工作方式或动作特点是至关重要的。事实上，JK 触发器和D 触发器是RS 触发器的改进型，其中JK 触发器保留了两个数据输入端，而D 触发器只保留了一个数据输入端。T 触发器则是一种简化了的JK 触发器。
九、画出D 触发器的版图
design rule simple list
原理图：
工作原理：R 为清零端，假设现在为1，P9和P3截止，N9和N3导通。假设D 第一次输入为D1。Clk 为0时，P1、N1组成的传输门导通，D1在P2、N2，P4、N4两个反向器和P5、N5传输门组成的回路里，clk 由0变1时，P6、N6导通，D1传到P7、N7和P8、N8的的回路里，Q 输出为D1，XQ 为D1非。如果清零R 为0，P9、P3导通，把电源的1信号传给了XQ ，同时经过P7、N7反向都Q 为0。达到了清零的作用。
版图：
苏州工业园区职业技术学院 电子工程系毕业设计
十、结束语
人生最美好的大学生活就要永远的划上句号了，并将随着时间的流逝，逐渐成为回忆。它到底在我的生命中留下了什么？对我的未来又有着怎样的影响？我的理想实现了多少？虽然我现在还不知道答案，但我相信，它是我生命的一个里程碑，记载着我的一段最为美丽和宝贵的人生。不能忘记恩师的谆谆教诲和父母的殷切希望，更不能忘记培养我的母校。我相信社会可以让我更加成熟， 工作也会让我施展才能！7月，我将远行，带着对母校的深深眷恋和对未来的无限憧憬，告别我的学生时代。如今掉头一去是风吹黑发，也许回首再来，已是雪满白头了！让我们一起期待明天会更好！
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