第２９卷第４期增刊
２００８年４月
仪
器
仪表学
报
Ｖ０１．２９Ｎｏ．４Ａｐｒ．２００８
ＣｈｉｎｅｓｅＪｏｕｒｎａｌｏｆＳｃｉｅｎｔｉｆｉｃＩｎｓｔｒｕｍｅｎｔ
基于ＦＰＧＡ的视频图像采集系统的设计与实现木
刘泽伟
解梅
（电子科技大学电子工程学院成都６１００５４）
摘要提出并实现了一种基于Ａｉｔｅｒａ
Ｃｙｃｌｏｎｅ
ＦＰＧＡ的嵌入式高速视频图像采集及处理系统控制模块的设计方法。在视频
图像采集及处理系统中，ＦＰＧＡ作为主要的控制芯片，负责获取外部视频解码芯片输入的图像数据并将数据进行存储，同时协调图像识别运算芯片ＤＳＰ将数据输入到ＤＳＰ中．在设计中采用ＶｅｒｉｌｏｇＨＤＬ作为编程语言并运用了乒乓设计思想以及同步有限状态机的设计方法。经过实际测试，存系统可以稳定运行于高速图像采集环境中并在很多领域中有着广泛的应用。关键词ＦＰＧＡ有限状态机图像采集
ＡＳｙｓｔｅｍＤｅｓｉｇｎａｎｄＲｅａｌｉｚａｔｉｏｎｆｏｒＶｉｄｅｏＩｍａｇｅＡｃｑｕｉｒｅｍｅｎｔＢａｓｅｄ
ｏｎ
ＦＰＧＡ
ＬｉｕＺｅｗｅｉＸｉｅＭｅｉ
Ｔｅｃｈｎｏｌｏｇｙ
（ＩｎｓｔｉｔｕｔｉｏｎｏｆＥｌｅｃｔｒｏｎｉｃｓＥｎｇｉｎｅｅｒｉｎｇ
Ｕｎｉｖｅｒｓｉｔｙ
ｏｆＥｌｅｃｔｒｏｎｉｃＳｃｉｅｎｃｅａｎｄｏｆＣｈｉｎａＣｈｅｎｇｄｕ
６１００５４
Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ
Ａｎｅｍｂｅｄｄｅｄｓｙｓｔｅｍｗｈｉｃｈｉｓｕｓｅｄｔｏａｃｑｕｉｒｅａｎｄｐｒｏｃｅｓｓｔｈｅｈｉｉｇｈｓｐｅｅｄｖｉｄｅｏｆｒｅｑｕｅｎｃｙｉｍａｇｅｉｓ
ｏｎ
ｐｒｏｐｏｓｅｄｉｎｔｈｉｓｐａｐｅｒ．ＴｈｅｍａｉｎｃｏｎｔｒｏｌｌｅｒｏｆｔｈｉｓｓｙｓｔｅｍｉｓｂａｓｅｄＡｌｔｅｒａＣｙｃｌｏｎｅ
ＦＰＧＡ．Ｔｈｅ
ＦＰＧＡｔａｋｅｓ
Ｓｔａｔｅ
ｃｈａｒｇｅｏｆａｃｑｕｉｒｉｎｇａｎｄｔｒａｎｓｍｉｔｔｉｎｇｔｈｅｉｍａｇｅｄａｔａｔｏｔｈｅｍｅｍｏｒｙａｎｄＤＳＰ．ＴｈｅＳｙｎｃｈｒｏｎｏｕｓ
ＦＳＭ（Ｆｉｎｉｔｅ
Ｍａｃｈｉｎｅ）ａｎｄＰｉｎｇｐｏｎｇＣｏｎｔｒｏｌ
ｔｅｃｈｎｉｑｕｅ
ａｌｅ
ｐｒｏｐｏｓｅｄ
ｉｎ
ｔｈｅｓｙｓｔｅｍｄｅｓｉｇｎ．Ｔｈｅｖｅｒｉｌｏｇ・ＨＤＬｉｓｕｓｅｄｆｏｒ
ｃａｎｒｕｎ
ｐｒｏｇｒａｍｍｉｎｇ．ＢｙｕｓｉｎｇｔｈｅＡｌｔｅｒａＦＰＧＡ勰ｔｈｅｃｏｎｔｒｏｌｌｅｒ，ｔｈｅｓｙｓｔｅｍｈａｓ
ａ
ａｔａ
ｈｉｇｈｆｒｅｑｕｅｎｃｙａｎｄｔｈｉｓｓｙｓｔｅｍ
ｗｉｄｅｕｓａｇｅｉｎｍａｎｙｄｏｍａｉｎｓ．．
ＦＰＧＡ
ＦＳＭ
Ｉｍａｇｅ
Ａｃｑｕｉｒｅｍｅｎｔ
ＫｅｙＷＯｒｄｓ
１
引言
高速视频图像的采集、存储以及处理被越来越
同时充分利用同步有限状态机（ＦＳＭ）产生精确的时序，控制系统内部各个操作过程。
广泛的应用于国民经济的各个部门。特别是嵌入式图像处理系统在工业控制、智能交通管理、安检等领域有着广泛的应用。其中采用ＦＰＧＡ作为视频图像采集及处理系统的控制芯片，并采用高速数字信号处理芯片ＤＳＰ作为运算核心并辅助以存储芯片的系统是一种典型的设计方式。一个稳定、实时、高速的前端图像采集及存储模块是这种图像处理系统的一个重要的组成部分。本文将重点描述图像采集模块的设计与实现。在设计中广泛采用了ＦＰＧＡ设计中的乒乓转换思想，保证了高速信号流的不间断传输，
・基金项目：国家自然基金编号：Ｎｏ．６０４７２０４６珠海市产学研专项基金：ＰＣ２００７２０２３
２系统设计思想
基于ＦＰＧＡ芯片的高速、高集成度、编程灵活等
优点，采用硬件描述语言ＶｅｒｉｌｏｇＨＤＬ晦’进行编程设计，可以方便的实现数据流的不问断采集；同时将所需要的图像数据进行存储，并辅助ＤＳＰ芯片将图像数据传输至ＤＳＰ进行算法级处理，根据不同的需要在ＤＳＰ内移植不同的算法，可以灵活的实现各种
图像识别、处理等功能。本嵌入式系统采用Ａｌｔｅｒａ
ＣｙｃｌｏｎｅＦＰＧＡ器件作为控制核心胆’，对实时的视频
图像进行捕捉，提取其有限帧图像作为处理对象进行存储及处理，整个系统的设计框图如图ｌ
第４期增刊刘泽伟等：基于ＦＰＧＡ的视频图像采集系统的设计与实现
Ａ／Ｄ
Ｉｎｔｅｒｆａｃｅ
２．数据暂存部分ＦＩＦＯ３．ＤＳＰ接口部
４．核心控制部分ＣｏｎｔｒｏｌＣｏｒｅ
５．
分ＤＳＰＩｎｔｅｒｆａｃｅ
负责发送处理结果部分ＵＡＲＴ。
图１系统设计框图
系统共有４个部分组成：１．Ａ／Ｄ转换部分２．图像存储部分，采用双ＳＲＡＭ作为存储器件３．系统控制部分，采用Ｃｙｃｌｏｎｅ系列ＦＰＧＡ作为控制核心４．图像处理部分，采用双ＤＳＰ作为图像数据处理核心。其中前三部分是本论文重点描述部分。Ａ／Ｄ转换部分作为前端负责图像数据采集及模数变换，本系统采用ＩＰｌＩＩＩＬＩＰＳ公司的视频解码芯片Ｓ／认７１１３Ｈ来完成。存储部分采用高速ＳＲＡＭ，其读写周期可达到ＩＯｎｓＨｌ。考虑到外部视频数据的高速及不间断性，采用双ＳＲＡＭ作为存储器件，并采用乒乓控制的思想，通过ＦＰＧＡ的编程控制，使其进行交替的数据读写，保证数据的完整性和不间断性。图像数据处理的核心采用ＴＩ公司的ＴＭＳ３２０Ｃ６０００系列ＤＳＰ芯片，通过移植不同的算法，实现对不同图像数据的处理。具有很大的灵活性和可操作性。系统的控制部分负责整个系统的数据分配、控制信号的建立与数据传输等工作，本模块与其它四个模块相连接，控制前端的数据采集，将数据进行存储，同时响应ＤＳＰ的读写信号，将数据传输至ＤＳＰ进行后期处理，在处理完毕以后将所期望的结果数据传输至终端ＰＣ从而完成整个操作过程。本系统采用ＡｌｔｅｒａＣｙｃｌｏｎｅ系列ＦＰＣ，Ａ。设计过程中主要采用乒乓控制思想来完成数据流不问断的采集与传输。
３．１Ａ／ＤＡ／Ｄ
图２ＦＰＧＡ编程结构框图
Ｉｎｔｅｒｆａｃｅ．
Ｉｎｔｅｒｆａｃｅ模块是用来和外部视频解码芯片
ＳＡＡ７１１３Ｈ相连，其输入信号是ＳＡＡ７１１３Ｈ芯片输出的场同步信号ＶＳ、行同步信号Ｈｓ、８位数字图像信号ＶＰＯ、数据同步时钟ＬＬＣＬＫ蟑’。此模块根据输入的行场同步信号，对有效视频图像数据进行采集。其中Ａ／Ｄ芯片ＳＡＡ７１１３Ｈ输出数据，每采集一帧图像都是分两场采集，采用ＶＲＬＮ＝Ｉ模式，第一场的有效数据是从第２３行开始到第３０９行结束。第二场有效数据从第３３６行开始到６２２行结束啼１。采用全彩色图像信号每行数据容量１４４０ｘ８ｂｉｔ。当行参考信号和场参考信号同时处于有效状态时，数据线将在ＬＬＣＬＫ的同步下传入８位图像数据喳１，在输入数据
有效阶段此模块输出ＦＩＦＯ写控制信号聒Ｐ；在行消
隐以及场消隐期间，禁止数据写入ＦＩＦＯ。
３．２ＦＩＦ０
在系统运行过程中，前端数据的采集需要跨越两个时钟域，一个是外部的视频图像数据同步时钟ＬＬＣＬＫ在本系统中是２７姗Ｚ，另一个时钟是ＦＰ（；Ａ的运行时钟可达到１００１吁ｌＺ以上，所以我们设计了两个ＦＩＦＯ作为数据的缓存。这两个ＦＩＦｏ有以下几个作
３
ＦＰＧＡ控制模块的设计与实现
根据系统所要实现的功能以及系统的运行过
用：一是数据缓存．二是时钟隔离，因为数据跨越时钟域进行传输的时候会出现亚稳态Ｈ’，因此用双时钟异步ＦＩＦＯ将数据进行读写隔离，保证数据的稳定性。三是双ＦＩＦＯ可以实现乒乓操作，保证数据不间
程，并考虑到本系统涉及众多芯片的协调工作，在设计过程中将ＦＰＧＡ控制模块分为５个部分，其编程结构如图２所示．这５个部分分别是１．ＡＤ接口部分
３８３
断的进行采集。ＦＩＦＯ输出空满信号给内部控制模
第２９卷
位％倥裘学报
块．内部控制模块根据这两个信号对两个ＦＩＦ０进行
凄取操作。
３３ＤＳＰＩｍｅｆｆａｃｅ
在控制ＦＩＦＯ的同时，此控制模块要将读出数据写入ｓＲ柚中去。因为ＰＡＬ制式信号属于隔行扫描，输出数据并不是连续的图像数据，而是第一场输出奇数行数据，第二场输出偶数行数据．因此要对接收的数据进行有效的地址编码，将它们重新整合成一幅完整的图像数据。对双ｓＲ胁的控制如同取ＦＩＦＯ控制一样，通过获取与释放ＳＲＡＭ的控制权，与ＤＳＹ进行交替控制ＳＲＡＭ。当一十ＳＲＡＭ写完一帧图像的
时候，转而向第二个ｓＲ＾Ｍ写＾数据，同时向ｄｓｐＩｎｔｅｒｆａｃｅ发出满标志信号，并释放已经写满数
系统采刖ＴＩ公司的１３ｔＳ３２０Ｃ６０００系列ＤＳＰ作为图像址理芯片，其中利用ＤＳＰ的叫ＩＦ（Ｅｘｔｅｒｎａ｝ｙｅｍｏｒｙＩｎｔｅｒｆａｃｅ）接口”。，将ＦＰＧＡ毗及ＳｉＶａ配置
为ｓＢｓＲ＾６ｌ（ＳｙｎｃｈｒｏｎｏｕｓＢｕｒｓｔＳｔａｔｉｃＲｍ），ＦＰＧＡ
通过读取ＤＳＰＥＭＩＦ接口的ｎＳＳＡＯＳ
ｎＳＳＯＥ
ｎＳＳ眦
ＥＡ［Ｎ＋２：２］ＥＤ［３ｌ：０］等信号．根据ＤＳＰ内部的时序著系，获取ＤＳＰ的读爿使能信号，同时对读写地址进ｔｉ亍适当的编码，将数据青效的写入ＤＳＰ以艘从ＤＳＰ中读出所需要的运算结果。ＤＳＰＩｎｔｅｒＦａｃｅ模块主要完成以下工作（１）接收ＳＲＡ＾Ｉ满标志信号ｓｒａｍＷｒＦｉｎｉｓｈ．判断ＳＰＡＩｄ的控制权是否处于正效状盎，即ｓＲ埘没有被控￥４模块所操作。然后向ＤＳｐ
发出ｔｌＪ断信号ｄｓｐＩｎｔ，通知ＤＳＰ｝４以进行读操作。（２）对ＥＭＩＦ接口信号进行采样并判断是台有读使能
据的ＳＲＡＭ的控制权，交由ｄｓｐＩｎｔｅｒｆａｃｅ模块控制。
３５
Ｕ＾ＲＴＵＡＲ
ｒ为通用异步接收值送装置，在设计模块
中用来负责和外部终端如Ｐｃ进行连接，将系统处理
结果等信总输出至外部设备，完成整个嵌入式系统最后一部分工作。术系统在ＵＡＲＴ接口方面采用ＲＳ２３２一Ｃ串口通信标准．通过ＦＰＧＡ内部编程．实现与Ｐｃ之问通信的串ｕ电路。另外存模块设计中，我
们调用了吼ａｒｔｕｓｌＩ的Ｍｅｇａｆｕｎｃｔｉｏｎ的＾ＬＴＰＬＬ模块作为单时钟输入以后的倍频以及分频器。
信号的启动。在判断ＤＳＰ开始对外部数据进行读操作时将读地址输出到所要撵作的ｓＲ枷地址ｕ，同时给出ｓＲ＾ｊｌ的读使自Ｅ信号ｎｅｅｎ０Ｅ，将数据从ＳＲＡＭ里面凄出并送人啉Ｐ。（３）根据ＳＰ＊ＳＲ枷轩ｉｔｅ
Ｃ６２ｘｘ／Ｃ６７ｘｘ
Ｂｕｒｓｔｂｙ
ＤｓＰ时序刳．接收ＤｓＰ写使能信号
４系统｛方真结果
整个编程结构在进行编译咀后．共使用ＬＥ为
５７０，占用端ｌ：ｌ１１４个６通过ＱｕａｒｔｕｓｌＩ的斛ＬＶｉｅｗｅｒ可以观察其内部的模块分布情况，如图３所示
ｄｓｐＷｒｆｍｄ，根据接ｎ时序将数据从ＤＳＰ读出，井进
行进一步的姓理。
Ｓ４ＯｏｎｔｒｏｌＣｏｔｅ
ＣｏｎｅｏｌＣｏｍ模块姓编群结构中最重要的一个
控制部分，其丰璺负责坼调输入数据的存储，出及将存储数据传输至ＯＳＰ进行处理。田为涉厦众多芯片的坼请工作，此模块采用有限状态机（ＦＳｍ）进行乒
乓控制“，其同步时钟是ＦＰＧＡ的运行时钟ｆｐｇａＣｌｋ。
与ＦＩＦＯ相连接的部分输八信号是ＦＩＦＯ的满／空信号ｆｕｌｌｐ，ｅｍｐｔｙｐ输出ＦＩＦＯ的读使能信号ｒｄｐ。在此接口使用乒乓控制，自ｌ果一个ＦＩＦＯ写满．外ｉ；｝【ｆ的ｓａａＩｎｔｅｒｆａｅｅ模块放弃这个ＦＩＦＯ的控制权．交由ＦＰＧＡ的ＣｏｎｔｒｏｌＣｏｒｅ束ｊ｛｝行控制．然后ｃｏｎｔｒｏｌＣｏｒｅ
对这个已经写满的ＦＩＦＯ进行读撵作，直至这个ＦＩＦＯ
闰３ＦＰＧＡ编判结构ＲＴＬ桃圈
龌十整个系统接口复杂．在系统万针过程中首先是对荐个模块进行功能仿真，功能仿真无误后，然后再对各模块进行聪台仿真片中包括功能仿真、
出现空信号ｅｍｐｔｙｐｔ如此变替操作实现输入数据的
控制’～。
第４期增刊刘泽伟等：基于ＦＰＧ＾的视额图像采耍系统的设计目实现
综合后仿真和时序仿真。通过Ｑｕａｒｔｕｓ［［的Ｓｉ邸ａｌＴａｐＩＩ以及ＳｉｇｎａｌＰｒｏｂｅ“’进行测试程序能
乓控割数据流向的仿真图．圈６是整个编程系统的功能仿真固。
够在电路中稳定准确的运行。蚓４和圉５分别是乒
＝黜｛｛
目４＃ｔ挎制数据＊Ｌ向
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圈Ｇ系统仿真圈
Ｅｄｉｔｉｏｎ北京电子Ｉ业Ｈｊ版社２００５
２２４—２７０
５结论
系统设计过程中采用了ＡｌｔｅｒａＣｙｃｌｏｎｅ系列
【２】潘松黄继业Ｅ叭技术实用教程第＝靛北京科学出
版社２０∞３１Ｉ
３４０
２Ｉｌ＿册１
的ＦＰＧＡ来控制系统的运行，使得系统设计便捷，整体电路时序耪确，运行速度高，具有很好的实时性。在系统设计过程中还可以进一步提高ＦＰＧＡ内部ＬＥ的利用率，以便能够增加更加复杂的控制程序井可以增加韶分图像初期处理模块，提高整个系统的运行速度。参考文献
【１ｌＲａｆ＂ｌｃＧｏｒ啪ＪｃＬＤ】目ｄ】Ⅱ№＊ＰｒｅｅｎｉｎｇＳｅｃｏｎｄ
３８５
【３Ｊ夏宇闻Ｙｅｒｉｈｎｇ数字系统谩计教程北京北京航空航
＊大学出版社２００７１２９－［４５３０７－３５９【４ｌ【５ｌ
ＩＳＳＩ
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Ｄｃｓｉ口＇Ｉｓ，２００１２２－１０７
第２９卷第４期增刊
２００８年４月
仪
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仪表学
报
Ｖ０１．２９Ｎｏ．４Ａｐｒ．２００８
ＣｈｉｎｅｓｅＪｏｕｒｎａｌｏｆＳｃｉｅｎｔｉｆｉｃＩｎｓｔｒｕｍｅｎｔ
基于ＦＰＧＡ的视频图像采集系统的设计与实现木
刘泽伟
解梅
（电子科技大学电子工程学院成都６１００５４）
摘要提出并实现了一种基于Ａｉｔｅｒａ
Ｃｙｃｌｏｎｅ
ＦＰＧＡ的嵌入式高速视频图像采集及处理系统控制模块的设计方法。在视频
图像采集及处理系统中，ＦＰＧＡ作为主要的控制芯片，负责获取外部视频解码芯片输入的图像数据并将数据进行存储，同时协调图像识别运算芯片ＤＳＰ将数据输入到ＤＳＰ中．在设计中采用ＶｅｒｉｌｏｇＨＤＬ作为编程语言并运用了乒乓设计思想以及同步有限状态机的设计方法。经过实际测试，存系统可以稳定运行于高速图像采集环境中并在很多领域中有着广泛的应用。关键词ＦＰＧＡ有限状态机图像采集
ＡＳｙｓｔｅｍＤｅｓｉｇｎａｎｄＲｅａｌｉｚａｔｉｏｎｆｏｒＶｉｄｅｏＩｍａｇｅＡｃｑｕｉｒｅｍｅｎｔＢａｓｅｄ
ｏｎ
ＦＰＧＡ
ＬｉｕＺｅｗｅｉＸｉｅＭｅｉ
Ｔｅｃｈｎｏｌｏｇｙ
（ＩｎｓｔｉｔｕｔｉｏｎｏｆＥｌｅｃｔｒｏｎｉｃｓＥｎｇｉｎｅｅｒｉｎｇ
Ｕｎｉｖｅｒｓｉｔｙ
ｏｆＥｌｅｃｔｒｏｎｉｃＳｃｉｅｎｃｅａｎｄｏｆＣｈｉｎａＣｈｅｎｇｄｕ
６１００５４
Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ
Ａｎｅｍｂｅｄｄｅｄｓｙｓｔｅｍｗｈｉｃｈｉｓｕｓｅｄｔｏａｃｑｕｉｒｅａｎｄｐｒｏｃｅｓｓｔｈｅｈｉｉｇｈｓｐｅｅｄｖｉｄｅｏｆｒｅｑｕｅｎｃｙｉｍａｇｅｉｓ
ｏｎ
ｐｒｏｐｏｓｅｄｉｎｔｈｉｓｐａｐｅｒ．ＴｈｅｍａｉｎｃｏｎｔｒｏｌｌｅｒｏｆｔｈｉｓｓｙｓｔｅｍｉｓｂａｓｅｄＡｌｔｅｒａＣｙｃｌｏｎｅ
ＦＰＧＡ．Ｔｈｅ
ＦＰＧＡｔａｋｅｓ
Ｓｔａｔｅ
ｃｈａｒｇｅｏｆａｃｑｕｉｒｉｎｇａｎｄｔｒａｎｓｍｉｔｔｉｎｇｔｈｅｉｍａｇｅｄａｔａｔｏｔｈｅｍｅｍｏｒｙａｎｄＤＳＰ．ＴｈｅＳｙｎｃｈｒｏｎｏｕｓ
ＦＳＭ（Ｆｉｎｉｔｅ
Ｍａｃｈｉｎｅ）ａｎｄＰｉｎｇｐｏｎｇＣｏｎｔｒｏｌ
ｔｅｃｈｎｉｑｕｅ
ａｌｅ
ｐｒｏｐｏｓｅｄ
ｉｎ
ｔｈｅｓｙｓｔｅｍｄｅｓｉｇｎ．Ｔｈｅｖｅｒｉｌｏｇ・ＨＤＬｉｓｕｓｅｄｆｏｒ
ｃａｎｒｕｎ
ｐｒｏｇｒａｍｍｉｎｇ．ＢｙｕｓｉｎｇｔｈｅＡｌｔｅｒａＦＰＧＡ勰ｔｈｅｃｏｎｔｒｏｌｌｅｒ，ｔｈｅｓｙｓｔｅｍｈａｓ
ａ
ａｔａ
ｈｉｇｈｆｒｅｑｕｅｎｃｙａｎｄｔｈｉｓｓｙｓｔｅｍ
ｗｉｄｅｕｓａｇｅｉｎｍａｎｙｄｏｍａｉｎｓ．．
ＦＰＧＡ
ＦＳＭ
Ｉｍａｇｅ
Ａｃｑｕｉｒｅｍｅｎｔ
ＫｅｙＷＯｒｄｓ
１
引言
高速视频图像的采集、存储以及处理被越来越
同时充分利用同步有限状态机（ＦＳＭ）产生精确的时序，控制系统内部各个操作过程。
广泛的应用于国民经济的各个部门。特别是嵌入式图像处理系统在工业控制、智能交通管理、安检等领域有着广泛的应用。其中采用ＦＰＧＡ作为视频图像采集及处理系统的控制芯片，并采用高速数字信号处理芯片ＤＳＰ作为运算核心并辅助以存储芯片的系统是一种典型的设计方式。一个稳定、实时、高速的前端图像采集及存储模块是这种图像处理系统的一个重要的组成部分。本文将重点描述图像采集模块的设计与实现。在设计中广泛采用了ＦＰＧＡ设计中的乒乓转换思想，保证了高速信号流的不间断传输，
・基金项目：国家自然基金编号：Ｎｏ．６０４７２０４６珠海市产学研专项基金：ＰＣ２００７２０２３
２系统设计思想
基于ＦＰＧＡ芯片的高速、高集成度、编程灵活等
优点，采用硬件描述语言ＶｅｒｉｌｏｇＨＤＬ晦’进行编程设计，可以方便的实现数据流的不问断采集；同时将所需要的图像数据进行存储，并辅助ＤＳＰ芯片将图像数据传输至ＤＳＰ进行算法级处理，根据不同的需要在ＤＳＰ内移植不同的算法，可以灵活的实现各种
图像识别、处理等功能。本嵌入式系统采用Ａｌｔｅｒａ
ＣｙｃｌｏｎｅＦＰＧＡ器件作为控制核心胆’，对实时的视频
图像进行捕捉，提取其有限帧图像作为处理对象进行存储及处理，整个系统的设计框图如图ｌ
第４期增刊刘泽伟等：基于ＦＰＧＡ的视频图像采集系统的设计与实现
Ａ／Ｄ
Ｉｎｔｅｒｆａｃｅ
２．数据暂存部分ＦＩＦＯ３．ＤＳＰ接口部
４．核心控制部分ＣｏｎｔｒｏｌＣｏｒｅ
５．
分ＤＳＰＩｎｔｅｒｆａｃｅ
负责发送处理结果部分ＵＡＲＴ。
图１系统设计框图
系统共有４个部分组成：１．Ａ／Ｄ转换部分２．图像存储部分，采用双ＳＲＡＭ作为存储器件３．系统控制部分，采用Ｃｙｃｌｏｎｅ系列ＦＰＧＡ作为控制核心４．图像处理部分，采用双ＤＳＰ作为图像数据处理核心。其中前三部分是本论文重点描述部分。Ａ／Ｄ转换部分作为前端负责图像数据采集及模数变换，本系统采用ＩＰｌＩＩＩＬＩＰＳ公司的视频解码芯片Ｓ／认７１１３Ｈ来完成。存储部分采用高速ＳＲＡＭ，其读写周期可达到ＩＯｎｓＨｌ。考虑到外部视频数据的高速及不间断性，采用双ＳＲＡＭ作为存储器件，并采用乒乓控制的思想，通过ＦＰＧＡ的编程控制，使其进行交替的数据读写，保证数据的完整性和不间断性。图像数据处理的核心采用ＴＩ公司的ＴＭＳ３２０Ｃ６０００系列ＤＳＰ芯片，通过移植不同的算法，实现对不同图像数据的处理。具有很大的灵活性和可操作性。系统的控制部分负责整个系统的数据分配、控制信号的建立与数据传输等工作，本模块与其它四个模块相连接，控制前端的数据采集，将数据进行存储，同时响应ＤＳＰ的读写信号，将数据传输至ＤＳＰ进行后期处理，在处理完毕以后将所期望的结果数据传输至终端ＰＣ从而完成整个操作过程。本系统采用ＡｌｔｅｒａＣｙｃｌｏｎｅ系列ＦＰＣ，Ａ。设计过程中主要采用乒乓控制思想来完成数据流不问断的采集与传输。
３．１Ａ／ＤＡ／Ｄ
图２ＦＰＧＡ编程结构框图
Ｉｎｔｅｒｆａｃｅ．
Ｉｎｔｅｒｆａｃｅ模块是用来和外部视频解码芯片
ＳＡＡ７１１３Ｈ相连，其输入信号是ＳＡＡ７１１３Ｈ芯片输出的场同步信号ＶＳ、行同步信号Ｈｓ、８位数字图像信号ＶＰＯ、数据同步时钟ＬＬＣＬＫ蟑’。此模块根据输入的行场同步信号，对有效视频图像数据进行采集。其中Ａ／Ｄ芯片ＳＡＡ７１１３Ｈ输出数据，每采集一帧图像都是分两场采集，采用ＶＲＬＮ＝Ｉ模式，第一场的有效数据是从第２３行开始到第３０９行结束。第二场有效数据从第３３６行开始到６２２行结束啼１。采用全彩色图像信号每行数据容量１４４０ｘ８ｂｉｔ。当行参考信号和场参考信号同时处于有效状态时，数据线将在ＬＬＣＬＫ的同步下传入８位图像数据喳１，在输入数据
有效阶段此模块输出ＦＩＦＯ写控制信号聒Ｐ；在行消
隐以及场消隐期间，禁止数据写入ＦＩＦＯ。
３．２ＦＩＦ０
在系统运行过程中，前端数据的采集需要跨越两个时钟域，一个是外部的视频图像数据同步时钟ＬＬＣＬＫ在本系统中是２７姗Ｚ，另一个时钟是ＦＰ（；Ａ的运行时钟可达到１００１吁ｌＺ以上，所以我们设计了两个ＦＩＦＯ作为数据的缓存。这两个ＦＩＦｏ有以下几个作
３
ＦＰＧＡ控制模块的设计与实现
根据系统所要实现的功能以及系统的运行过
用：一是数据缓存．二是时钟隔离，因为数据跨越时钟域进行传输的时候会出现亚稳态Ｈ’，因此用双时钟异步ＦＩＦＯ将数据进行读写隔离，保证数据的稳定性。三是双ＦＩＦＯ可以实现乒乓操作，保证数据不间
程，并考虑到本系统涉及众多芯片的协调工作，在设计过程中将ＦＰＧＡ控制模块分为５个部分，其编程结构如图２所示．这５个部分分别是１．ＡＤ接口部分
３８３
断的进行采集。ＦＩＦＯ输出空满信号给内部控制模
第２９卷
位％倥裘学报
块．内部控制模块根据这两个信号对两个ＦＩＦ０进行
凄取操作。
３３ＤＳＰＩｍｅｆｆａｃｅ
在控制ＦＩＦＯ的同时，此控制模块要将读出数据写入ｓＲ柚中去。因为ＰＡＬ制式信号属于隔行扫描，输出数据并不是连续的图像数据，而是第一场输出奇数行数据，第二场输出偶数行数据．因此要对接收的数据进行有效的地址编码，将它们重新整合成一幅完整的图像数据。对双ｓＲ胁的控制如同取ＦＩＦＯ控制一样，通过获取与释放ＳＲＡＭ的控制权，与ＤＳＹ进行交替控制ＳＲＡＭ。当一十ＳＲＡＭ写完一帧图像的
时候，转而向第二个ｓＲ＾Ｍ写＾数据，同时向ｄｓｐＩｎｔｅｒｆａｃｅ发出满标志信号，并释放已经写满数
系统采刖ＴＩ公司的１３ｔＳ３２０Ｃ６０００系列ＤＳＰ作为图像址理芯片，其中利用ＤＳＰ的叫ＩＦ（Ｅｘｔｅｒｎａ｝ｙｅｍｏｒｙＩｎｔｅｒｆａｃｅ）接口”。，将ＦＰＧＡ毗及ＳｉＶａ配置
为ｓＢｓＲ＾６ｌ（ＳｙｎｃｈｒｏｎｏｕｓＢｕｒｓｔＳｔａｔｉｃＲｍ），ＦＰＧＡ
通过读取ＤＳＰＥＭＩＦ接口的ｎＳＳＡＯＳ
ｎＳＳＯＥ
ｎＳＳ眦
ＥＡ［Ｎ＋２：２］ＥＤ［３ｌ：０］等信号．根据ＤＳＰ内部的时序著系，获取ＤＳＰ的读爿使能信号，同时对读写地址进ｔｉ亍适当的编码，将数据青效的写入ＤＳＰ以艘从ＤＳＰ中读出所需要的运算结果。ＤＳＰＩｎｔｅｒＦａｃｅ模块主要完成以下工作（１）接收ＳＲＡ＾Ｉ满标志信号ｓｒａｍＷｒＦｉｎｉｓｈ．判断ＳＰＡＩｄ的控制权是否处于正效状盎，即ｓＲ埘没有被控￥４模块所操作。然后向ＤＳｐ
发出ｔｌＪ断信号ｄｓｐＩｎｔ，通知ＤＳＰ｝４以进行读操作。（２）对ＥＭＩＦ接口信号进行采样并判断是台有读使能
据的ＳＲＡＭ的控制权，交由ｄｓｐＩｎｔｅｒｆａｃｅ模块控制。
３５
Ｕ＾ＲＴＵＡＲ
ｒ为通用异步接收值送装置，在设计模块
中用来负责和外部终端如Ｐｃ进行连接，将系统处理
结果等信总输出至外部设备，完成整个嵌入式系统最后一部分工作。术系统在ＵＡＲＴ接口方面采用ＲＳ２３２一Ｃ串口通信标准．通过ＦＰＧＡ内部编程．实现与Ｐｃ之问通信的串ｕ电路。另外存模块设计中，我
们调用了吼ａｒｔｕｓｌＩ的Ｍｅｇａｆｕｎｃｔｉｏｎ的＾ＬＴＰＬＬ模块作为单时钟输入以后的倍频以及分频器。
信号的启动。在判断ＤＳＰ开始对外部数据进行读操作时将读地址输出到所要撵作的ｓＲ枷地址ｕ，同时给出ｓＲ＾ｊｌ的读使自Ｅ信号ｎｅｅｎ０Ｅ，将数据从ＳＲＡＭ里面凄出并送人啉Ｐ。（３）根据ＳＰ＊ＳＲ枷轩ｉｔｅ
Ｃ６２ｘｘ／Ｃ６７ｘｘ
Ｂｕｒｓｔｂｙ
ＤｓＰ时序刳．接收ＤｓＰ写使能信号
４系统｛方真结果
整个编程结构在进行编译咀后．共使用ＬＥ为
５７０，占用端ｌ：ｌ１１４个６通过ＱｕａｒｔｕｓｌＩ的斛ＬＶｉｅｗｅｒ可以观察其内部的模块分布情况，如图３所示
ｄｓｐＷｒｆｍｄ，根据接ｎ时序将数据从ＤＳＰ读出，井进
行进一步的姓理。
Ｓ４ＯｏｎｔｒｏｌＣｏｔｅ
ＣｏｎｅｏｌＣｏｍ模块姓编群结构中最重要的一个
控制部分，其丰璺负责坼调输入数据的存储，出及将存储数据传输至ＯＳＰ进行处理。田为涉厦众多芯片的坼请工作，此模块采用有限状态机（ＦＳｍ）进行乒
乓控制“，其同步时钟是ＦＰＧＡ的运行时钟ｆｐｇａＣｌｋ。
与ＦＩＦＯ相连接的部分输八信号是ＦＩＦＯ的满／空信号ｆｕｌｌｐ，ｅｍｐｔｙｐ输出ＦＩＦＯ的读使能信号ｒｄｐ。在此接口使用乒乓控制，自ｌ果一个ＦＩＦＯ写满．外ｉ；｝【ｆ的ｓａａＩｎｔｅｒｆａｅｅ模块放弃这个ＦＩＦＯ的控制权．交由ＦＰＧＡ的ＣｏｎｔｒｏｌＣｏｒｅ束ｊ｛｝行控制．然后ｃｏｎｔｒｏｌＣｏｒｅ
对这个已经写满的ＦＩＦＯ进行读撵作，直至这个ＦＩＦＯ
闰３ＦＰＧＡ编判结构ＲＴＬ桃圈
龌十整个系统接口复杂．在系统万针过程中首先是对荐个模块进行功能仿真，功能仿真无误后，然后再对各模块进行聪台仿真片中包括功能仿真、
出现空信号ｅｍｐｔｙｐｔ如此变替操作实现输入数据的
控制’～。
第４期增刊刘泽伟等：基于ＦＰＧ＾的视额图像采耍系统的设计目实现
综合后仿真和时序仿真。通过Ｑｕａｒｔｕｓ［［的Ｓｉ邸ａｌＴａｐＩＩ以及ＳｉｇｎａｌＰｒｏｂｅ“’进行测试程序能
乓控割数据流向的仿真图．圈６是整个编程系统的功能仿真固。
够在电路中稳定准确的运行。蚓４和圉５分别是乒
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圈Ｇ系统仿真圈
Ｅｄｉｔｉｏｎ北京电子Ｉ业Ｈｊ版社２００５
２２４—２７０
５结论
系统设计过程中采用了ＡｌｔｅｒａＣｙｃｌｏｎｅ系列
【２】潘松黄继业Ｅ叭技术实用教程第＝靛北京科学出
版社２０∞３１Ｉ
３４０
２Ｉｌ＿册１
的ＦＰＧＡ来控制系统的运行，使得系统设计便捷，整体电路时序耪确，运行速度高，具有很好的实时性。在系统设计过程中还可以进一步提高ＦＰＧＡ内部ＬＥ的利用率，以便能够增加更加复杂的控制程序井可以增加韶分图像初期处理模块，提高整个系统的运行速度。参考文献
【１ｌＲａｆ＂ｌｃＧｏｒ啪ＪｃＬＤ】目ｄ】Ⅱ№＊ＰｒｅｅｎｉｎｇＳｅｃｏｎｄ
３８５
【３Ｊ夏宇闻Ｙｅｒｉｈｎｇ数字系统谩计教程北京北京航空航
＊大学出版社２００７１２９－［４５３０７－３５９【４ｌ【５ｌ
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５５１．７０２
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Ｅｄｉｄｏｎ北京：机械Ｔｎｍ版社，２６０５
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Ｄｃｓｉ口＇Ｉｓ，２００１２２－１０７