第4章习题及解答
4.1 用门电路设计一个4线—2线二进制优先编码器。编码器输入为A 3A 2A 1A 0，A 3优先
级最高，A 0优先级最低，输入信号低电平有效。输出为Y 1Y 0，反码输出。电路要求加一G 输出端，以指示最低优先级信号A 0输入有效。
题4.1 解：根据题意，可列出真值表，求表达式，画出电路图。其真值表、表达式和电路
图如图题解4.1所示。由真值表可知G =A 3A 2A 1A 0。
A 1A 0
00 01 11 10
000
000
000
000
A 3A 2A 1A 0Y 1Y 0G
0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1
[***********][1**********]011
[**************]0
A 3A 2
00011110
A 3A 2
00011110
A 1A 0
00 01 11 10
0000000000Y 1=A 3A 2
A 3A 2
Y 1
Y 0
A 1
A 0
G
(a)真值表
Y 0=A 3A 2+A 3A 1
(b) 求输出表达式
图 题解4.1
(c) 编码器电路图
4.3 试用3线—8线译码器74138扩展为5线—32线译码器。译码器74138逻辑符号如图
4.16（a ）所示。
题4.3 解：5线—32线译码器电路如图题解4.3所示。
A 0A 1A 2
A 3A 4
EN
图 题解4.3
4.5写出图P4.5所示电路输出F 译码器74138功能表如表4.6所1和F 2的最简逻辑表达式。
示。
BIN/OCT
A B C
124
01234
&
F 1
1
&
5
&
F 2
EN 74138
67
图 P4.5
题4.5解：由题图可得：
F 1(C , B , A ) =∑m (0,2, 4,6) =A F 2(C , B , A ) =∑m (1,3,5,7)=A
4.7 试用一片4线—16线译码器74154和与非门设计能将8421BCD 码转换为格雷码的代码
转换器。译码器74154的逻辑符号如图4.17所示。
解：设4位二进制码为B 3B 2B 1B 0，4位格雷码为R 3R 2R 1R 0。根据两码之间的关系可得：
R 3(B 3, B 2, B 1, B 0) =∑m (8~15) =B 3
R 2(B 3, B 2, B 1, B 0) =∑m (4~11) =m 4m 5m 6m 7m 8m 9m 10m 11
R 1(B 3, B 2, B 1, B 0) =∑m (2~5,10~13) =m 2m 3m 4m 5m 10m 11m 12m 13R 0(B 3, B 2, B 1, B 0) =∑m (1,2,5,6,9,10,13,14) =m 1m 2m 5m 6m 9m 10m 13m 14
则将译码器74154使能端均接低电平，码输入端从高位到低位分别接B 3、B 2、B 1、B 0，根 据上述表达式，在译码器后加3个8输入端与非门，可得R 2、R 1、R 0，R 3可直接输出。（图 略）
4.9试用8选1数据选择器74151实现下列逻辑函数。74151逻辑符号如图4.37（a ）所示。 ⑴ F (A , B , C ) =⑵ F (A , B , C ) =
∑m (2,4,5,7) ∏M (0,6,7)
⑶ F (A , B , C ) =(A +B )(B +C )
⑷ F (A , B , C , D ) =BC +ACD +ACD +ABCD +ABCD ⑸ F (A , B , C , D ) =
∑m (0,2,3,5,6,7,8,9)+∑d (10
15)
题4.9解：如将A 、B 、C 按高低位顺序分别连接到数据选择器74151的地址码输入端，将数据选择器的输出作为函数值F 。则对各题，数据选择器的数据输入端信号分别为：（注意，数据选择器的选通控制端ST 必须接有效电平，图略）
⑴ D 0=D 1=D 3=D 6=0, D 2=D 4=D 5=D 7=1 ⑵ D 0=D 6=D 7=0, D 1=D 2=D 3=D 4=D 5=1 ⑶ D 0=D 2=D 3=D 6=0, D 1=D 4=D 5=D 7=1 ⑷ D 0=D 5=D , D 1=D 4=D , D 2=D 6=1, D 3=D 7=0 ⑸ D 0=D , D 2=D , D 1=D 3=D 4=1, D 5=D 6=D 7=0或1
4.11图P4.11为4线-2线优先编码器逻辑符号，其功能见图4.3（a ）真值表。试用两个4
线-2线优先编码器、两个2选1数据选择器和一个非门和一个与门，设计一个带无信号编码输入标志的8线-3线优先编码器。
HPRI/BCD
X 0X 1X 2X 3
1234
12
A 0A 1
EO
图 P4.11
题4.11解：由图4.3（a ）真值表可见，当编码器无信号输入时，EO =1，因此可以利用EO 的状态来判断扩展电路中哪一个芯片有编码信号输入。所设计电路如图题解4.11所示，由电路可见，当高位编码器（2）的EO =0时，表示高位编码器（2）有编码信号输入，故选通数据选择器的0通道，将高位编码器（2）的码送到Y 1Y 0端；当高位编码器（2）的
EO =1时，表示高位编码器（2）无编码信号输入，而低位编码器（1）有可能有编码信
号输入，也可能无编码信号输入，则将低位编码器（1）的码送到Y 1Y 0端（当无编码信号输入输入时，YY 。编码器输出的最高位码，由高位编码器（2）的EO 信号取反获10=00）得。由电路可见，EO Y =1表示无编码信号输入。
X X X X Y Y 0
X X X X Y 1
Y 2
图 题解4.11
4.13 试用一片3线—8线译码器74138和两个与非门实现一位全加器。译码器74138功能
表如表4.6所示。
题4.13解：全加器的输出逻辑表达式为：
S i (A i , B i , C i -1) =(A i B i +A i B i ) C i -1+(A i B i +A i B i ) C i -1= C i (A i , B i , C i -1) =(A i B i +A i B i ) C i -1+A i B i =
∑m (1,2,4,7)
∑m (3,5,6,7)
式中，A i 、B
i 为两本位加数，C i -1为低位向本位的进位，S i 为本位和， C i 为本位向高位的
进位。根据表达式，所设计电路如图题解4.13所示。
A B C S i
1
C i
图 题解4.13
4.15 写出图P4.15所示电路的输出最小项之和表达式。
F (a,b,c,d )
图P4.15
题4.15解：S =(ab +ab ) CI +(ab +ab ) CI =ab +ab
CO =(ab +ab ) CI +ab =a ⊕b +ab ＝a +b
D 0=S ⊕CO =(ab +ab ) ⊕(a ⊕b +ab ) D 1=D 0 D 2=CO F (a , b , c , d ) =
4. 17 试完善图4.47所示电路设计，使电路输出为带符号的二进制原码。
题4.17解：由于加减器的输入均为二进制正数，所以，当S =1电路作加法时，输出一定为正，这时图4.47中的C 4表示进位。当S =0时，电路作减法运算，电路实现(P ) 2-(Q ) 2功能。
C 4=1，由例4.15分析可知，当(P ) 2-(Q ) 2≥0时，电路输出Y 4Y 3Y 2Y 1即为原码；当(P ) 2-(Q ) 2
D 3=CO
∑m (1,3,5,6,9,10,12,14)
时，C 4=0，应将电路输出Y 4Y 3Y 2Y 1取码，使其成为原码。设电路符号位为F ，进位位为Z 5，可写出F 和Y 5的表达式为F =SC 4，Y 5=SC 4。当F =1时，须对Y 4Y 3Y 2Y 1取码。所设计电路如图题解4.17所示。
S
Z 1Z 2Z 3Z 4Z 5F
图 题解4.17
*4.19 试用两片4位二进制加法器7483和门电路设计一个8421BCD 码减法器，要求电路输出为带符号的二进制原码。7483的逻辑符号如图4.46(b)所示。（提示：BCD 码减法和二进制减法类似，也是用补码相加的方法实现，但这里的补码应是10的补，而不是2的补。求补电路可用门电路实现）
题4.19解：（解题思路）首先利用两片4位二进制加法器7483和门电路设计一个BCD 码加法器（见例4.16）。由于用加法器实现减法运算，须对输入的减数取10的补，另外，还须根据BCD 码加法器的进位信号的状态来决定是否对BCD 码加法器输出信号进行取补。所设计的电路框如图题解4.19所示。图中，A 为被减数，B 为减数，Y 为差的原码，G 为符号位。com10s 为求10的补码电路，该电路可根据10的补码定义，通过列真值表，求逻辑表达式，然后用门电路或中规模组合电路（如译码器）实现。bcdsum 为BCD 码加法器，可利用例4.16结果，也可自行设计。selcom10s 为判断求补电路，当bcdsum 输出进位信号C 为1时，表示结果为正，Y =S ；当C 为0时，表示结果为负，Y 应是S 的10 的补码，利用com10s 电路和数据选择器，很容易完成该电路设计。（电路详解略）
A
Y G
B
图 题解4.19
4.23 试用一片双4选1数据选择器74HC4539和一片3线-8线译码器74138构成一个3位
并行数码比较器。要求：电路输入为两个3位二进制数，输出为1位，当输入两数相同时，输出为0，不同时输出为1。数据选择器74HC4539功能表见图4.34(b)所示，译码器74138功能表如表4.6所示。
题4.23解：首先将双4选1数据选择器74HC4539连接成8选1数据选择器，如图4.36所示。8选1数据选择器和3线-8线译码器74138构成的并行数码比较器如图题解4.23所示。图中，A =A 2A 1A 0和B =B 2B 1B 0为两个需比较的二进制数，A 被加到数据选择器的地址输入端，B 被加到译码器的输入端，容易看出，当A 2A 1A 0=B 2B 1B 0时，数据选择器的输出
F =0；当A 2A 1A 0≠B 2B 1B 0时，F =1。
1
F
图 题解4.23
4.25 试用一片4位数值比较器74HC85构成一个数值范围指示器，其输入变量ABCD 为
8421BCD 码，用以表示一位十进制数X 。当X ≥5时，该指示器输出为1。否则输出为0。74HC85功能表如表4.15所示。
题4.25解：该题最简单的解法是利用4位数值比较器74HC85将输入的8421BCD 码与4比较，电路图如图题解
4.25所示。
A 0
A 1A 2A 3
0010
图 题解4.25
F
4.27 试用4位数值比较器74HC85和逻辑门，设计一个能同时对3个4位二进制数进行比较
的数值比较器，使该比较器的输出满足下列真值表要求(设3个二进制分别为：
X =(x 3x 2x 1x 0) 2, Y =(y 3y 2y 1y 0) 2, Z =(z 3z 2z 1z 0) 2。74HC85功能表如表4.15所
示。
表 P4.27
条 件
f 0
X >Y >Z X >Z >Y Y >X >Z Y >Z >X Z >X >Y Z >Y >X X =Y =Z
其它情况
10000000
f 101000000
f 2
00100000
f 300010000f 400001000
f 5
00000100
f 600000010f 700000001
题4.27解：首先用3个数值比较器74HC85分别完成X 和Y 、X 和Z 、Y 和Z 之间的比较，比较的结果有3组，分别是F (X >Y ) ，F (X =Y ) ，F (X Z ) ，F (X =Z ) ，F (X Z ) ，F (Y =Z ) ，
F (Y
解4.27所示。
x 3⋅⋅⋅x 0y 3⋅⋅⋅y 030z 3⋅⋅⋅z 0
30
z 3⋅⋅⋅z 0
图 题解4.27
4.29 试用两片74HC382ALU 芯片连成8位减法器电路。74HC382的逻辑符号和功能表如图4.65所示。
题4.29解：两片74HC382ALU 芯片连成8位减法器电路如图题解4.29所示。图中ALU （1）为低位芯片，ALU （2）为高位芯片，要实现减法运算，选择码S 2S 1S 0必须为001，低位芯片的C N 输入必须为0。
A 0A 1A 2A 3B 0B 1B 2B 3
1100
A B C D
F 4F 5F 6F 7
C N+4OVR
习题
图 题解4.29
5.1 请根据图P5.1所示的状态表画出相应的状态图，其中X 为外部输入信号，Z 为外部输
出信号，
A 、B 、C 、D 是时序电路的四种状态。
n+1/ZQ X
0D/1D/1D/1B/1
1B/0C/0A/0C/0
n+1Q A B C D
X
0D/0C/0B/0B/1
1B/0B/0C/0C/0
图P5.1 图P5.2
题5.1 解：
图 题解5.1
5.3 在图5.4所示RS 锁存器中，已知S 和R 端的波形如图P5.3所示，试画出Q 和对应的输出
波形。
R
S
图P5.3
题5.3 解：
图 题解5.3
5.5 在图5.10所示的门控D 锁存器中，已知C 和D 端的波形如图P5.5所示，试画出Q 和对应
的输出波形。
图P5.5
题5.5 解：
图 题解5.5
5.7 已知主从RS 触发器的逻辑符号和CLK 、S 、R 端的波形如图P5.7所示，试画出Q 端
对应的波形（设触发器的初始状态为0）。
CLK S R
(a)
图P5.7
(b)
题5.7 解：
CLK S R Q
图 题解5.7
5.9 图P5.9为由两个门控RS 锁存器构成的某种主从结构触发器，试分析该触发器逻辑功能，
要求：
（1）列出特性表； （2）写出特性方程； （3）画出状态转换图； （4）画出状态转换图。
图 题解5.9
题5.9 解：
（1）特性表为：
（2） 特性方程为：
Q n +1=n +n
（3） 状态转换图为：
X=1
X=0Y=X=Y=1
图 题解5.9（3）
X=
×Y=0
（4）该电路是一个下降边沿有效的主从JK 触发器。
5.11 在图P5.11（a ）中，FF 1和FF 2均为负边沿型触发器，试根据P5.11（b ）所示CLK 和
X 信号波形，画出Q 1、Q 2的波形（设FF 1、FF 2的初始状态均为0）。
(a)
CLK
X
(b)
图P5.11
题5.11 解：
CLK X Q 1Q 2
图 题解5.11
5.13 试画出图P5.13所示电路在连续三个CLK 信号作用下Q 1及Q 2端的输出波形（设各触
发器的初始状态均为0）。
图
P5.13
题5.13 解：
Q 1Q 图 题解5.13
5.15 试用边沿D 触发器构成边沿T 触发器。 题5.15 解：
D 触发器的特性方程为：Q T 触发器的特性方程为：Q 所以，D =T ⊕Q
5.17请分析图P5.17所示的电路，要求： （1）写出各触发器的驱动方程和输出方程； （2）写出各触发器的状态方程； （3）列出状态表； （4）画出状态转换图。
n
n +1n +1
=D
=T ⊕Q n
Z
图P5.17
题5.17 解： （1） 驱动方程为：
J 0=X Q 1n K 0=1；
n
K 1=X ； J 1=XQ 0
输出方程为：Z =XQ 1n （2） 各触发器的状态方程分别为：
n +1n n n
； Q 1n =X Q Q 0=X Q 1n Q 00Q 1+
n
X Q 1
（3） 状态表为：
（4）状态转换图为：
X/Z
Q 1Q 0−−−→
0001
1/01/1
图 题解5.17（4）
5.19请分析图P5.19所示的电路，要求： （1）写出各触发器的驱动方程；
（2）写出各触发器的状态方程； （3）列出状态表；
（4）画出状态转换图(要求画成Q 3Q 2Q 1→) 。
图P5.19
题5.19 解： （1） 驱动方程为：
J 1=K 1=1；
J 2=3n Q 1n K 2=Q 1n ；
n n
J 3=Q 2Q 1 K 3=Q 1n ；
（2） 各触发器的状态方程分别为：
Q 1n +1=1n ； n +1n Q 2=3n 2n Q 1n +Q 21n ；
n +1n n n
Q 3=3n Q 2Q 1+Q 31n ；
（3） 状态表为：
（4）状态转换图为：
Q 3Q 2Q 1
000
001
110
010
011
100
101
图 题解5.19（4）
5.21下图是某时序电路的状态图，该电路是由两个D 触发器FF 1和FF 0组成的，试求出这两
个触发器的输入信号D 1和D 0的表达式。图中A 为输入变量。
图P5.21
题5.21 解：
1Q 0
0×1×10
D 11Q 0
0×1×00
D 0
图 题解5.21
所以，这两个触发器的输入信号D 1和D 0的表达式分别为：
n D 1=+1n +Q 0n D 0=1n +0
5.23 试用JK 触发器和少量门设计一个模6可逆同步计数器。计数器受X 输入信号控制，
当X=0时，计数器做加法计数；当X=1时，计数器做减法计数。 题5.23 解：
由题意可得如下的状态图和状态表：
n +1n +1
分离Q 2、Q 1n +1、Q 0的卡诺图，得
Q
n +12
Q
n +1
1
Q
n +1
n +1n n n n n n
Q 2=X Q 1n Q 0+X Q 1n Q 0⋅Q 2+X Q 0+XQ 0⋅Q 2
Q 1n +1
=(XQ Q
n 2
n 0
)+X Q Q )⋅Q +X Q
n 2
n 0
n 1
n
n
n 0
)+XQ )⋅Q
n 0
n 1
Q 0n +1=Q 0n
n n n n
所以，J 2=X Q 1Q 0+X Q 1Q 0 K 2=X Q 0 +X 0n =X ⊕Q 0
n n n n
J 1=X Q 2Q 0+XQ 2Q 0 K 1=X Q 0 +X 0n =X ⊕Q 0
n
n
J 0=K 0=1 电路能自启动。（图略） 注：答案不唯一 第6章题解：
6.1 试用4个带异步清零和置数输入端的负边沿触发型JK 触发器和门电路设计一个异步余3BCD 码计数器。
题6.1 解：余3BCD 码计数器计数规则为：0011→0100→…→1100→0011→…，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1所示。
3
图 题解6.1
6.3 试用D 触发器和门电路设计一个同步4位格雷码计数器。 题6.3 解：根据格雷码计数规则，计数器的状态方程和驱动方程为:
n n n
Q 3n +1=D 3=Q n 3Q n 0+Q n 3Q n 1+Q 2Q 1Q 0n +1n n n Q 2=D 2=Q n 2Q n 0+Q n 2Q n 1+Q 3Q 1Q 0
Q
n +11
=D 1=Q Q +Q Q Q +
n 1n 0n 3n 2n 0
Q Q Q
n 3n 2n 0
n n n
Q 0n +1=D 0=Q n 3Q n 2Q n +1+Q
3Q 2Q 1Q n 3Q n 2Q +n 1Q n 3Q n 2Q n 1
按方程画出电路图即可，图略。
6.5 试用4位同步二进制计数器74163实现十二进制计数器。74163功能表如表6.4所示。 题 6.5 解：可采取同步清零法实现。电路如图题解6.5所示。
图 题解6.5
6.7 试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD 码十进制计数器，M=1时电路为5421BCD 码十进制计数器，5421BCD 码计数器状态图如下图P6.7所示。74163功能表如表6.4所示。
Q 3Q 2Q 1Q 0
图 P 6.7
题6.7 解：实现8421BCD 码计数器，可采取同步清零法；5421BCD 码计数器可采取置数法实现，分析5421BCD 码计数规则可知，当Q 2=1时需置数，应置入的数为：
D 3D 2D 1D 0=Q 3000。加入控制信号M ，即可完成电路设计。电路如图题解6.7所示。
1
CLK
M
图 题解6.7
6.9 试用同步十进制计数器74160和必要的门电路设计一个365进制计数器。要求
各位之间为十进制关系。74160功能表如表6.6所示。
题6.9 解：用3片74160构成3位十进制计数器，通过反馈置数法，完成365进制计数器设计。电路如图题解6.9所示。
图 题解6.9
6.11 图P6.11所示电路是用二—十进制优先编码器74147和同步十进制计数器74160组成
的可控制分频器。已知CLK 端输入脉冲的频率为10KHz ，试说明当输入控制信号A ，
B ，C ，D ，E ，F ，G ，H ，I 分别为低电平时，Y 端输出的脉冲频率各为多少。优先编码器74147功能表如表4.4所示，74160功能表如表6.6所示。
I CLK
Y
0123
图 P6.11
10
KHz ； 910
当B =0时，74160构成模8计数器，Y 端输出频率为KHz ；
810
当C =0时，74160构成模7计数器，Y 端输出频率为KHz ；
710
当D =0时，74160构成模6计数器，Y 端输出频率为KHz ；
610
当E =0时，74160构成模5计数器，Y 端输出频率为KHz ；
510
当F =0时，74160构成模4计数器，Y 端输出频率为KHz ；
410
当G =0时，74160构成模3计数器，Y 端输出频率为KHz ；
310
当H =0时，74160构成模2计数器，Y 端输出频率为KHz ；
2
题6.11 解: 当A =0时，74160构成模9计数器，Y 端输出频率为 当I =0时，74160循环置9，Y 端输出频率为0Hz ；
6.13 试用D 触发器、与非门和一个2线—4线译码器设计一个4位多功能移位寄存器，移
位寄存器的功能表如图P6.13所示。
S A S B 0 00 11 01 1
图 P6.13
功 能
右 移左 移同步清零同步置数
题6.13 解: 以i 单元示意(左侧为i -1单元，右侧为i +1单元) ，示意图如图题解6.13所示。
Q S S 图 题解6.13
6.15 参照串行累加器示意图（见图6.40），试用4片移位寄存器79194、一个全加器和一个
D 触发器设计一个8位累加器，说明累加器的工作过程，画出逻辑图。移位寄存器79194功能表如表6.10所示。
题6.15 解: 8位串行累加器电路如图题解6.15所示。累加器的工作过程为：首先通过清零信号使累加器清零，然后使S A S B =11，电路进入置数状态，这时可将第一组数送到并行数据输入端，在CLK 脉冲作用下，将数据存入右侧输入寄存器中。其后，使电路改变成右移状态（S A S B =01），在连续8个CLK 脉冲作用后，输入寄存器中的数据将传递到左侧输出寄存器中。接着可并行输入第2组数据，连续8个CLK 移位脉冲作用后，输出寄存器的数据将是前两组数据之和。以此往复，实现累加功能。
置数移S B 位控制S A
CLK
清零D
并行输入低4位
并行输出低4位
并行输出高4位串行输出
图 题解6.15
6.17 试用移位寄存器79194和少量门设计一个能产生序列信号为00001101的移存型序列信
号发生器。移位寄存器79194功能表如表6.10所示。 题6.17 解:
（1）电路按下列状态变换(Q 0QQ 12Q 3) ：
0000→0001→0011→0110→1101→1010→0100→1000→0000 （2）使74194工作在左移状态(S A ＝1，S B ＝0)
若考虑自启动，D S L =Q 0Q 1Q 2+0Q 2Q 3 （结果不唯一），电路图如图题解6.17所示。
1
01
图 题解6.17
6.19 试分析图P6.19所示电路，画出完整状态转换图，说明这是几进制计数器，能否自启
动？移位寄存器79194功能表如表6.10所示。
题6.19 解: 状态转换图如图题解6.19所示。可见，这是一个能自启动的模7计数器。
Q 0Q 1Q 2Q 3
0010
11101111
图 题解6.19
输入
110
图 P6.18图 P6.19
习题
7.1 若某存储器的容量为1M ×4位，则该存储器的地址线、数据线各有多少条？ 题7.1 解：
该存储器的地址线有10条，数据线有2条。
7.3 某计算机的内存储器有32位地址线、32位并行数据输入、输出线，求该计算机内存
的最大容量是多少？ 题7.3 解：
该计算机内存的最大容量是232×32位。
7.5 已知ROM 的数据表如表P7.5所示，若将地址输入A 3、A 2、A 1和A 0作为3个输入逻
辑变量，将数据输出F 3、F 2、F 1和F 0作为函数输出，试写出输出与输入间的逻辑函数式。
表P7.5
A 3A 2A 1 A 0F 3F 2F 1 F 0
0 1 0 10 1 1 00 1 1 11 0 0 11 0 1 01 1 0 11 1 0 11 1 1 11 1 1 01 0 0 11 0 0 0
题7.5 解： F 3=
∑m (8~15) =A
3
F 2=∑m (4~11) =3A 2+A 32=A 3⊕A 2 F 1=∑m (2~5, 10~13) =2A 1+A 21=A 2⊕A 1 F 1=∑m (1, 2, 5, 6, 9, 10, 13, 14) =1A 0+A 10=A 1⊕A 0
7.7 请用容量为1K ×4位的Intel2114芯片构成4K ×4位的RAM ，要求画出电路图。 题7.7 解：
10
11
图
题解7.7
7.9
已知4
输入4
输出的可编程逻辑阵列器件的逻辑图如图P7.9
所示，请写出其逻辑函
数输出表达式。
A 1
A 1
1
与阵列
1
A A 3
1
1
F 0F 1F 2F 3
或阵列
1≥1≥
图P7.9
题7.9 解：
F 0=0A 1+A 01 F 1=1A 2+A 12
F 2=2A 3+A 23
F 3=A 3
7.11 假设GAL 器件的结构控制字取值分别为：SYN =1，AC 0=0，AC 1(n ) =0，
XOR (n ) =0，请画出OLMC(n)的等效电路图。
题7.11 解：
当GAL 器件的结构控制字取值分别为：SYN =1，AC 0=0，AC 1(n ) =0，
XOR (n ) =0时，画出OLMC 工作在纯组合输出模式，低电平输出有效，其等效电路
如图题解7.11所示。
来自与门阵列
I/O(n)
反馈
图 题解7.11
7.13 请问CPLD 的基本结构包括哪几部分？各部分的功能是什么？ 题7.13 解：
CPLD 产品种类和型号繁多，虽然它们的具体结构形式各不相同，但基本结构都由若干个可编程的逻辑模块、输入/输出模块和一些可编程的内部连线阵列组成。如Lattice 公司生产的在系统可编程器件ispLSI1032，主要由全局布线区（GRP ）、通用逻辑模块（GLB ）、输入/输出单元（IOC ）、输出布线区（ORP ）和时钟分配网络（CDN ）构成。
全局布线区GRP 位于器件的中心，它将通用逻辑块GLB 的输出信号或I/O单元的输入信号连接到GLB 的输入端。通用逻辑块GLB 位于全局布线区GRP 的四周，每个GLB 相当于一个GAL 器件。输入/输出单元IOC 位于器件的最外层，它可编程为输入、输出和双向输入/输出模式。输出布线区ORP 是介于GLB 和IOC 之间的可编程互
连阵列，以连接GLB 输出到IOC 。时钟分配网络CDN 产生5个全局时钟信号，以分配给GLB 和IOC 使用。
7.15 若用XC4000系列的FPGA 器件实现4线-16线译码器，请问最少需占用几个CLB? 题7.15 解：
最少需占用8个CLB 。
第一个CLB 可以完成任意两个独立4变量逻辑函数或任意一个5变量逻辑函数，
产生两个输出。而4线-16线译码器由4个输入变量产生16个输出变量，那么8个CLB 的G 、F 组合逻辑函数发生器的输入端均共用译码器的4个输入变量，而每个CLB 则分别完成译码器的16个输出变量中的2个输出。具体实现如图题解7.15。
图 题解7.15
第8章习题及解答
8.1 在图8.3（a ）用5G555定时器接成的施密特触发电路中，试问：
（1）当V CC =12V 时，而且没有外接控制电压时，V T+、V T-和∆V T 各为多少伏？ （2）当V CC =10V 时，控制电压V CO =6V 时，V T+、V T-和∆V T 各为多少伏？ 题8.1 解：⑴ V T += ⑵ V T +=V CO
21
V CC =8V ， V T -=V CC =4V ， ∆V T =V T +-V T -=4V ； 33
1
=6V ， V T -=V CO =3V ，∆V T =V T +-V T -=3V 。
2
8.3 图P8.3（a ）为由5G555构成的单稳态触发电路，若已知输入信号V i 的波形如图P8.3
（b ）所示，电路在t=0时刻处于稳态。
（1）根据输入信号V i 的波形图定性画出V C 和输出电压V O 对应的波形。
（2）如在5G555定时器的5脚和1脚间并接一只10K 的电阻，试说明输出波形会发生
怎样的变化？
V i
O
图 P8.3
（a ） （b ） 题8.3 解：（1）对应的波形如图题解8.3（a ）所示。
V i
V V 图 题解8.3（a ）
（2）如在5G555定时器的5脚和1脚间并接一只10K 的电阻，则输出脉冲宽度t W1等
11
于电容电压V C 从0上升到V CC =⨯15V=7.5V所需时间，因此输出脉冲宽度t W1要比图
22
题解8.3（a ）波形中t W 窄。对应的波形如图题解8.3（b ）所示。
V
i V V 图 题解8.3（
b ）
8.5 图P8.5（a ）所示是用集成单稳态触发电路74121和D 触发器构成的噪声消除电路，图
P8.5（b ）为输入信号。设单稳态触发电路的输出脉冲宽度t W 满足t n
噪声，t s 为信号脉宽），试定性画出Q 和V O 的对应波形。
图 P8.5
题8.5 解：波形图如图题解8.5所示。
V i
t
Q
t
V o
t
图 题解8.5
8.7 在图8.19所示用5G555定时器构成的多谐振荡器中，若R 1=R 2=5.1k Ω，C =0.01μF，
V CC =12V ，试计算电路的振荡频率和占空比。若要保持频率不变，而使占空比q =
1，2
试画出改进电路。
题8.7 解：（1）q =
T 1R 1+R 22⨯5.12
=== T R 1+2R 23⨯5.13
T =T 1+T 2=(R 1+R 2)(ln2+R 2C ln 2) ≈0.7(R 1+2R 2) C f =
111
==9.34⨯103Hz =-3
T 0.7(R 1+2R 2) C 0.7⨯3⨯5.1⨯0.01⨯10
（2）改进电路如题解8.7所示。
R O
图 题解8.7
为使占空比为q =
1
，R 1=R 2=R 。取电容C =0.01μF ，而要使振荡频率不变，应使2
f =
113
Hz ==9.34⨯10-3
T 0.7⨯2R ⨯0.01⨯10
得：R 1=R 2=7.65k Ω
8.9 分析图P8.9所示电路，说明：
（1）按钮A 未按时，两个5G555定时器工作在什么状态？ （2）每按动一下按钮后两个5G555定时器如何工作？
（3）画出每次按动按钮后两个5G555定时器的输出电压波形。
图 P8.9
题8.9 解：⑴ 按钮A 未按时，左边的555定时器构成的单稳态触发电路处于稳态状态，
输出为0；右边的555定时器构成的振荡器，处于清零状态。
⑵ 每按动一下按钮后，左边单稳态触发电路的就产生一个宽度为t w 的正向脉冲输出， t w =1.1R 2C 1=1.1S；右边的定时器开始振荡，输出脉冲波形，其振荡周期为
T =0.7(R 3+2R 4) C 3=0.98⨯10-3S 。
（3）波形示意图如题解8.9所示：
V i
t
V o 1
t
V o
t
图 题解8.9
第9章习题及解答
9.1 数字量和模拟量有何区别？A/D转换和D/A转换在数字系统中有何主要作用？ 题9.1 解：模拟量是指在时间上和幅值上均连续的物理量，数字量是指在时间上和幅值上均
离散的物理量。模拟量通过取样、保持、量化和编码的变换，转换成数字量。A/D转换和D/A转换是数字设备与控制对象之间的接口电路，分别实现模数转换和数模转换。
9.3 在图9.2所示的4位权电阻网络D/A转换器中，如取V REF =6V ，试求当输入数字量
d 3d 2d 1d 0=0110时的输出电压值？
题9.3 解：根据权电阻网络D/A转换器输出电压的计算公式，当输入数字量d 3d 2d 1d 0=0110时
的输出电压值为-2.25V 。
9.5 图P9.5所示电路是用AD7520和同步十六进制计数器74163组成的波形发生器电路。已知
AD7520的V REF =-10V ，试画出在时钟信号CLK 的连续作用下输出电压V O 的波形，并
标出波形图上各点电压的幅度。
-V O
ENT ENP CLK
图P9.5
题9.5 解：由于74163工作在计数状态，所以在时钟信号CLK 的连续作用下，它的输出端
Q 3Q 2Q 1Q 0从0000~1111不停地循环，AD7520的输入d 9d 8d 7d 6也从0000~1111不停地循环。根据AD7520芯片内部的倒T 形电阻网络结构和分流原理，即可画出输出电压V O 的
波形图。
图 题解9.5
9.7 如果某个模拟信号的最高组成频率是20KHz ，那么最低的取样频率是多少？ 题9.7 解：根据取样定理，最小取样频率是40KHz 。 9.9 若采用有舍有入量化方式，将0~1V 的模拟电压换成四位二进制代码，其量化单位∆应
取何值？最大量化误差为多少V ？ 题9.9 解：根据有舍有入量化的方法可知：量化单位∆=
21
V ，最大量化误差为V 。 3131
第4章习题及解答
4.1 用门电路设计一个4线—2线二进制优先编码器。编码器输入为A 3A 2A 1A 0，A 3优先
级最高，A 0优先级最低，输入信号低电平有效。输出为Y 1Y 0，反码输出。电路要求加一G 输出端，以指示最低优先级信号A 0输入有效。
题4.1 解：根据题意，可列出真值表，求表达式，画出电路图。其真值表、表达式和电路
图如图题解4.1所示。由真值表可知G =A 3A 2A 1A 0。
A 1A 0
00 01 11 10
000
000
000
000
A 3A 2A 1A 0Y 1Y 0G
0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1
[***********][1**********]011
[**************]0
A 3A 2
00011110
A 3A 2
00011110
A 1A 0
00 01 11 10
0000000000Y 1=A 3A 2
A 3A 2
Y 1
Y 0
A 1
A 0
G
(a)真值表
Y 0=A 3A 2+A 3A 1
(b) 求输出表达式
图 题解4.1
(c) 编码器电路图
4.3 试用3线—8线译码器74138扩展为5线—32线译码器。译码器74138逻辑符号如图
4.16（a ）所示。
题4.3 解：5线—32线译码器电路如图题解4.3所示。
A 0A 1A 2
A 3A 4
EN
图 题解4.3
4.5写出图P4.5所示电路输出F 译码器74138功能表如表4.6所1和F 2的最简逻辑表达式。
示。
BIN/OCT
A B C
124
01234
&
F 1
1
&
5
&
F 2
EN 74138
67
图 P4.5
题4.5解：由题图可得：
F 1(C , B , A ) =∑m (0,2, 4,6) =A F 2(C , B , A ) =∑m (1,3,5,7)=A
4.7 试用一片4线—16线译码器74154和与非门设计能将8421BCD 码转换为格雷码的代码
转换器。译码器74154的逻辑符号如图4.17所示。
解：设4位二进制码为B 3B 2B 1B 0，4位格雷码为R 3R 2R 1R 0。根据两码之间的关系可得：
R 3(B 3, B 2, B 1, B 0) =∑m (8~15) =B 3
R 2(B 3, B 2, B 1, B 0) =∑m (4~11) =m 4m 5m 6m 7m 8m 9m 10m 11
R 1(B 3, B 2, B 1, B 0) =∑m (2~5,10~13) =m 2m 3m 4m 5m 10m 11m 12m 13R 0(B 3, B 2, B 1, B 0) =∑m (1,2,5,6,9,10,13,14) =m 1m 2m 5m 6m 9m 10m 13m 14
则将译码器74154使能端均接低电平，码输入端从高位到低位分别接B 3、B 2、B 1、B 0，根 据上述表达式，在译码器后加3个8输入端与非门，可得R 2、R 1、R 0，R 3可直接输出。（图 略）
4.9试用8选1数据选择器74151实现下列逻辑函数。74151逻辑符号如图4.37（a ）所示。 ⑴ F (A , B , C ) =⑵ F (A , B , C ) =
∑m (2,4,5,7) ∏M (0,6,7)
⑶ F (A , B , C ) =(A +B )(B +C )
⑷ F (A , B , C , D ) =BC +ACD +ACD +ABCD +ABCD ⑸ F (A , B , C , D ) =
∑m (0,2,3,5,6,7,8,9)+∑d (10
15)
题4.9解：如将A 、B 、C 按高低位顺序分别连接到数据选择器74151的地址码输入端，将数据选择器的输出作为函数值F 。则对各题，数据选择器的数据输入端信号分别为：（注意，数据选择器的选通控制端ST 必须接有效电平，图略）
⑴ D 0=D 1=D 3=D 6=0, D 2=D 4=D 5=D 7=1 ⑵ D 0=D 6=D 7=0, D 1=D 2=D 3=D 4=D 5=1 ⑶ D 0=D 2=D 3=D 6=0, D 1=D 4=D 5=D 7=1 ⑷ D 0=D 5=D , D 1=D 4=D , D 2=D 6=1, D 3=D 7=0 ⑸ D 0=D , D 2=D , D 1=D 3=D 4=1, D 5=D 6=D 7=0或1
4.11图P4.11为4线-2线优先编码器逻辑符号，其功能见图4.3（a ）真值表。试用两个4
线-2线优先编码器、两个2选1数据选择器和一个非门和一个与门，设计一个带无信号编码输入标志的8线-3线优先编码器。
HPRI/BCD
X 0X 1X 2X 3
1234
12
A 0A 1
EO
图 P4.11
题4.11解：由图4.3（a ）真值表可见，当编码器无信号输入时，EO =1，因此可以利用EO 的状态来判断扩展电路中哪一个芯片有编码信号输入。所设计电路如图题解4.11所示，由电路可见，当高位编码器（2）的EO =0时，表示高位编码器（2）有编码信号输入，故选通数据选择器的0通道，将高位编码器（2）的码送到Y 1Y 0端；当高位编码器（2）的
EO =1时，表示高位编码器（2）无编码信号输入，而低位编码器（1）有可能有编码信
号输入，也可能无编码信号输入，则将低位编码器（1）的码送到Y 1Y 0端（当无编码信号输入输入时，YY 。编码器输出的最高位码，由高位编码器（2）的EO 信号取反获10=00）得。由电路可见，EO Y =1表示无编码信号输入。
X X X X Y Y 0
X X X X Y 1
Y 2
图 题解4.11
4.13 试用一片3线—8线译码器74138和两个与非门实现一位全加器。译码器74138功能
表如表4.6所示。
题4.13解：全加器的输出逻辑表达式为：
S i (A i , B i , C i -1) =(A i B i +A i B i ) C i -1+(A i B i +A i B i ) C i -1= C i (A i , B i , C i -1) =(A i B i +A i B i ) C i -1+A i B i =
∑m (1,2,4,7)
∑m (3,5,6,7)
式中，A i 、B
i 为两本位加数，C i -1为低位向本位的进位，S i 为本位和， C i 为本位向高位的
进位。根据表达式，所设计电路如图题解4.13所示。
A B C S i
1
C i
图 题解4.13
4.15 写出图P4.15所示电路的输出最小项之和表达式。
F (a,b,c,d )
图P4.15
题4.15解：S =(ab +ab ) CI +(ab +ab ) CI =ab +ab
CO =(ab +ab ) CI +ab =a ⊕b +ab ＝a +b
D 0=S ⊕CO =(ab +ab ) ⊕(a ⊕b +ab ) D 1=D 0 D 2=CO F (a , b , c , d ) =
4. 17 试完善图4.47所示电路设计，使电路输出为带符号的二进制原码。
题4.17解：由于加减器的输入均为二进制正数，所以，当S =1电路作加法时，输出一定为正，这时图4.47中的C 4表示进位。当S =0时，电路作减法运算，电路实现(P ) 2-(Q ) 2功能。
C 4=1，由例4.15分析可知，当(P ) 2-(Q ) 2≥0时，电路输出Y 4Y 3Y 2Y 1即为原码；当(P ) 2-(Q ) 2
D 3=CO
∑m (1,3,5,6,9,10,12,14)
时，C 4=0，应将电路输出Y 4Y 3Y 2Y 1取码，使其成为原码。设电路符号位为F ，进位位为Z 5，可写出F 和Y 5的表达式为F =SC 4，Y 5=SC 4。当F =1时，须对Y 4Y 3Y 2Y 1取码。所设计电路如图题解4.17所示。
S
Z 1Z 2Z 3Z 4Z 5F
图 题解4.17
*4.19 试用两片4位二进制加法器7483和门电路设计一个8421BCD 码减法器，要求电路输出为带符号的二进制原码。7483的逻辑符号如图4.46(b)所示。（提示：BCD 码减法和二进制减法类似，也是用补码相加的方法实现，但这里的补码应是10的补，而不是2的补。求补电路可用门电路实现）
题4.19解：（解题思路）首先利用两片4位二进制加法器7483和门电路设计一个BCD 码加法器（见例4.16）。由于用加法器实现减法运算，须对输入的减数取10的补，另外，还须根据BCD 码加法器的进位信号的状态来决定是否对BCD 码加法器输出信号进行取补。所设计的电路框如图题解4.19所示。图中，A 为被减数，B 为减数，Y 为差的原码，G 为符号位。com10s 为求10的补码电路，该电路可根据10的补码定义，通过列真值表，求逻辑表达式，然后用门电路或中规模组合电路（如译码器）实现。bcdsum 为BCD 码加法器，可利用例4.16结果，也可自行设计。selcom10s 为判断求补电路，当bcdsum 输出进位信号C 为1时，表示结果为正，Y =S ；当C 为0时，表示结果为负，Y 应是S 的10 的补码，利用com10s 电路和数据选择器，很容易完成该电路设计。（电路详解略）
A
Y G
B
图 题解4.19
4.23 试用一片双4选1数据选择器74HC4539和一片3线-8线译码器74138构成一个3位
并行数码比较器。要求：电路输入为两个3位二进制数，输出为1位，当输入两数相同时，输出为0，不同时输出为1。数据选择器74HC4539功能表见图4.34(b)所示，译码器74138功能表如表4.6所示。
题4.23解：首先将双4选1数据选择器74HC4539连接成8选1数据选择器，如图4.36所示。8选1数据选择器和3线-8线译码器74138构成的并行数码比较器如图题解4.23所示。图中，A =A 2A 1A 0和B =B 2B 1B 0为两个需比较的二进制数，A 被加到数据选择器的地址输入端，B 被加到译码器的输入端，容易看出，当A 2A 1A 0=B 2B 1B 0时，数据选择器的输出
F =0；当A 2A 1A 0≠B 2B 1B 0时，F =1。
1
F
图 题解4.23
4.25 试用一片4位数值比较器74HC85构成一个数值范围指示器，其输入变量ABCD 为
8421BCD 码，用以表示一位十进制数X 。当X ≥5时，该指示器输出为1。否则输出为0。74HC85功能表如表4.15所示。
题4.25解：该题最简单的解法是利用4位数值比较器74HC85将输入的8421BCD 码与4比较，电路图如图题解
4.25所示。
A 0
A 1A 2A 3
0010
图 题解4.25
F
4.27 试用4位数值比较器74HC85和逻辑门，设计一个能同时对3个4位二进制数进行比较
的数值比较器，使该比较器的输出满足下列真值表要求(设3个二进制分别为：
X =(x 3x 2x 1x 0) 2, Y =(y 3y 2y 1y 0) 2, Z =(z 3z 2z 1z 0) 2。74HC85功能表如表4.15所
示。
表 P4.27
条 件
f 0
X >Y >Z X >Z >Y Y >X >Z Y >Z >X Z >X >Y Z >Y >X X =Y =Z
其它情况
10000000
f 101000000
f 2
00100000
f 300010000f 400001000
f 5
00000100
f 600000010f 700000001
题4.27解：首先用3个数值比较器74HC85分别完成X 和Y 、X 和Z 、Y 和Z 之间的比较，比较的结果有3组，分别是F (X >Y ) ，F (X =Y ) ，F (X Z ) ，F (X =Z ) ，F (X Z ) ，F (Y =Z ) ，
F (Y
解4.27所示。
x 3⋅⋅⋅x 0y 3⋅⋅⋅y 030z 3⋅⋅⋅z 0
30
z 3⋅⋅⋅z 0
图 题解4.27
4.29 试用两片74HC382ALU 芯片连成8位减法器电路。74HC382的逻辑符号和功能表如图4.65所示。
题4.29解：两片74HC382ALU 芯片连成8位减法器电路如图题解4.29所示。图中ALU （1）为低位芯片，ALU （2）为高位芯片，要实现减法运算，选择码S 2S 1S 0必须为001，低位芯片的C N 输入必须为0。
A 0A 1A 2A 3B 0B 1B 2B 3
1100
A B C D
F 4F 5F 6F 7
C N+4OVR
习题
图 题解4.29
5.1 请根据图P5.1所示的状态表画出相应的状态图，其中X 为外部输入信号，Z 为外部输
出信号，
A 、B 、C 、D 是时序电路的四种状态。
n+1/ZQ X
0D/1D/1D/1B/1
1B/0C/0A/0C/0
n+1Q A B C D
X
0D/0C/0B/0B/1
1B/0B/0C/0C/0
图P5.1 图P5.2
题5.1 解：
图 题解5.1
5.3 在图5.4所示RS 锁存器中，已知S 和R 端的波形如图P5.3所示，试画出Q 和对应的输出
波形。
R
S
图P5.3
题5.3 解：
图 题解5.3
5.5 在图5.10所示的门控D 锁存器中，已知C 和D 端的波形如图P5.5所示，试画出Q 和对应
的输出波形。
图P5.5
题5.5 解：
图 题解5.5
5.7 已知主从RS 触发器的逻辑符号和CLK 、S 、R 端的波形如图P5.7所示，试画出Q 端
对应的波形（设触发器的初始状态为0）。
CLK S R
(a)
图P5.7
(b)
题5.7 解：
CLK S R Q
图 题解5.7
5.9 图P5.9为由两个门控RS 锁存器构成的某种主从结构触发器，试分析该触发器逻辑功能，
要求：
（1）列出特性表； （2）写出特性方程； （3）画出状态转换图； （4）画出状态转换图。
图 题解5.9
题5.9 解：
（1）特性表为：
（2） 特性方程为：
Q n +1=n +n
（3） 状态转换图为：
X=1
X=0Y=X=Y=1
图 题解5.9（3）
X=
×Y=0
（4）该电路是一个下降边沿有效的主从JK 触发器。
5.11 在图P5.11（a ）中，FF 1和FF 2均为负边沿型触发器，试根据P5.11（b ）所示CLK 和
X 信号波形，画出Q 1、Q 2的波形（设FF 1、FF 2的初始状态均为0）。
(a)
CLK
X
(b)
图P5.11
题5.11 解：
CLK X Q 1Q 2
图 题解5.11
5.13 试画出图P5.13所示电路在连续三个CLK 信号作用下Q 1及Q 2端的输出波形（设各触
发器的初始状态均为0）。
图
P5.13
题5.13 解：
Q 1Q 图 题解5.13
5.15 试用边沿D 触发器构成边沿T 触发器。 题5.15 解：
D 触发器的特性方程为：Q T 触发器的特性方程为：Q 所以，D =T ⊕Q
5.17请分析图P5.17所示的电路，要求： （1）写出各触发器的驱动方程和输出方程； （2）写出各触发器的状态方程； （3）列出状态表； （4）画出状态转换图。
n
n +1n +1
=D
=T ⊕Q n
Z
图P5.17
题5.17 解： （1） 驱动方程为：
J 0=X Q 1n K 0=1；
n
K 1=X ； J 1=XQ 0
输出方程为：Z =XQ 1n （2） 各触发器的状态方程分别为：
n +1n n n
； Q 1n =X Q Q 0=X Q 1n Q 00Q 1+
n
X Q 1
（3） 状态表为：
（4）状态转换图为：
X/Z
Q 1Q 0−−−→
0001
1/01/1
图 题解5.17（4）
5.19请分析图P5.19所示的电路，要求： （1）写出各触发器的驱动方程；
（2）写出各触发器的状态方程； （3）列出状态表；
（4）画出状态转换图(要求画成Q 3Q 2Q 1→) 。
图P5.19
题5.19 解： （1） 驱动方程为：
J 1=K 1=1；
J 2=3n Q 1n K 2=Q 1n ；
n n
J 3=Q 2Q 1 K 3=Q 1n ；
（2） 各触发器的状态方程分别为：
Q 1n +1=1n ； n +1n Q 2=3n 2n Q 1n +Q 21n ；
n +1n n n
Q 3=3n Q 2Q 1+Q 31n ；
（3） 状态表为：
（4）状态转换图为：
Q 3Q 2Q 1
000
001
110
010
011
100
101
图 题解5.19（4）
5.21下图是某时序电路的状态图，该电路是由两个D 触发器FF 1和FF 0组成的，试求出这两
个触发器的输入信号D 1和D 0的表达式。图中A 为输入变量。
图P5.21
题5.21 解：
1Q 0
0×1×10
D 11Q 0
0×1×00
D 0
图 题解5.21
所以，这两个触发器的输入信号D 1和D 0的表达式分别为：
n D 1=+1n +Q 0n D 0=1n +0
5.23 试用JK 触发器和少量门设计一个模6可逆同步计数器。计数器受X 输入信号控制，
当X=0时，计数器做加法计数；当X=1时，计数器做减法计数。 题5.23 解：
由题意可得如下的状态图和状态表：
n +1n +1
分离Q 2、Q 1n +1、Q 0的卡诺图，得
Q
n +12
Q
n +1
1
Q
n +1
n +1n n n n n n
Q 2=X Q 1n Q 0+X Q 1n Q 0⋅Q 2+X Q 0+XQ 0⋅Q 2
Q 1n +1
=(XQ Q
n 2
n 0
)+X Q Q )⋅Q +X Q
n 2
n 0
n 1
n
n
n 0
)+XQ )⋅Q
n 0
n 1
Q 0n +1=Q 0n
n n n n
所以，J 2=X Q 1Q 0+X Q 1Q 0 K 2=X Q 0 +X 0n =X ⊕Q 0
n n n n
J 1=X Q 2Q 0+XQ 2Q 0 K 1=X Q 0 +X 0n =X ⊕Q 0
n
n
J 0=K 0=1 电路能自启动。（图略） 注：答案不唯一 第6章题解：
6.1 试用4个带异步清零和置数输入端的负边沿触发型JK 触发器和门电路设计一个异步余3BCD 码计数器。
题6.1 解：余3BCD 码计数器计数规则为：0011→0100→…→1100→0011→…，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1所示。
3
图 题解6.1
6.3 试用D 触发器和门电路设计一个同步4位格雷码计数器。 题6.3 解：根据格雷码计数规则，计数器的状态方程和驱动方程为:
n n n
Q 3n +1=D 3=Q n 3Q n 0+Q n 3Q n 1+Q 2Q 1Q 0n +1n n n Q 2=D 2=Q n 2Q n 0+Q n 2Q n 1+Q 3Q 1Q 0
Q
n +11
=D 1=Q Q +Q Q Q +
n 1n 0n 3n 2n 0
Q Q Q
n 3n 2n 0
n n n
Q 0n +1=D 0=Q n 3Q n 2Q n +1+Q
3Q 2Q 1Q n 3Q n 2Q +n 1Q n 3Q n 2Q n 1
按方程画出电路图即可，图略。
6.5 试用4位同步二进制计数器74163实现十二进制计数器。74163功能表如表6.4所示。 题 6.5 解：可采取同步清零法实现。电路如图题解6.5所示。
图 题解6.5
6.7 试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD 码十进制计数器，M=1时电路为5421BCD 码十进制计数器，5421BCD 码计数器状态图如下图P6.7所示。74163功能表如表6.4所示。
Q 3Q 2Q 1Q 0
图 P 6.7
题6.7 解：实现8421BCD 码计数器，可采取同步清零法；5421BCD 码计数器可采取置数法实现，分析5421BCD 码计数规则可知，当Q 2=1时需置数，应置入的数为：
D 3D 2D 1D 0=Q 3000。加入控制信号M ，即可完成电路设计。电路如图题解6.7所示。
1
CLK
M
图 题解6.7
6.9 试用同步十进制计数器74160和必要的门电路设计一个365进制计数器。要求
各位之间为十进制关系。74160功能表如表6.6所示。
题6.9 解：用3片74160构成3位十进制计数器，通过反馈置数法，完成365进制计数器设计。电路如图题解6.9所示。
图 题解6.9
6.11 图P6.11所示电路是用二—十进制优先编码器74147和同步十进制计数器74160组成
的可控制分频器。已知CLK 端输入脉冲的频率为10KHz ，试说明当输入控制信号A ，
B ，C ，D ，E ，F ，G ，H ，I 分别为低电平时，Y 端输出的脉冲频率各为多少。优先编码器74147功能表如表4.4所示，74160功能表如表6.6所示。
I CLK
Y
0123
图 P6.11
10
KHz ； 910
当B =0时，74160构成模8计数器，Y 端输出频率为KHz ；
810
当C =0时，74160构成模7计数器，Y 端输出频率为KHz ；
710
当D =0时，74160构成模6计数器，Y 端输出频率为KHz ；
610
当E =0时，74160构成模5计数器，Y 端输出频率为KHz ；
510
当F =0时，74160构成模4计数器，Y 端输出频率为KHz ；
410
当G =0时，74160构成模3计数器，Y 端输出频率为KHz ；
310
当H =0时，74160构成模2计数器，Y 端输出频率为KHz ；
2
题6.11 解: 当A =0时，74160构成模9计数器，Y 端输出频率为 当I =0时，74160循环置9，Y 端输出频率为0Hz ；
6.13 试用D 触发器、与非门和一个2线—4线译码器设计一个4位多功能移位寄存器，移
位寄存器的功能表如图P6.13所示。
S A S B 0 00 11 01 1
图 P6.13
功 能
右 移左 移同步清零同步置数
题6.13 解: 以i 单元示意(左侧为i -1单元，右侧为i +1单元) ，示意图如图题解6.13所示。
Q S S 图 题解6.13
6.15 参照串行累加器示意图（见图6.40），试用4片移位寄存器79194、一个全加器和一个
D 触发器设计一个8位累加器，说明累加器的工作过程，画出逻辑图。移位寄存器79194功能表如表6.10所示。
题6.15 解: 8位串行累加器电路如图题解6.15所示。累加器的工作过程为：首先通过清零信号使累加器清零，然后使S A S B =11，电路进入置数状态，这时可将第一组数送到并行数据输入端，在CLK 脉冲作用下，将数据存入右侧输入寄存器中。其后，使电路改变成右移状态（S A S B =01），在连续8个CLK 脉冲作用后，输入寄存器中的数据将传递到左侧输出寄存器中。接着可并行输入第2组数据，连续8个CLK 移位脉冲作用后，输出寄存器的数据将是前两组数据之和。以此往复，实现累加功能。
置数移S B 位控制S A
CLK
清零D
并行输入低4位
并行输出低4位
并行输出高4位串行输出
图 题解6.15
6.17 试用移位寄存器79194和少量门设计一个能产生序列信号为00001101的移存型序列信
号发生器。移位寄存器79194功能表如表6.10所示。 题6.17 解:
（1）电路按下列状态变换(Q 0QQ 12Q 3) ：
0000→0001→0011→0110→1101→1010→0100→1000→0000 （2）使74194工作在左移状态(S A ＝1，S B ＝0)
若考虑自启动，D S L =Q 0Q 1Q 2+0Q 2Q 3 （结果不唯一），电路图如图题解6.17所示。
1
01
图 题解6.17
6.19 试分析图P6.19所示电路，画出完整状态转换图，说明这是几进制计数器，能否自启
动？移位寄存器79194功能表如表6.10所示。
题6.19 解: 状态转换图如图题解6.19所示。可见，这是一个能自启动的模7计数器。
Q 0Q 1Q 2Q 3
0010
11101111
图 题解6.19
输入
110
图 P6.18图 P6.19
习题
7.1 若某存储器的容量为1M ×4位，则该存储器的地址线、数据线各有多少条？ 题7.1 解：
该存储器的地址线有10条，数据线有2条。
7.3 某计算机的内存储器有32位地址线、32位并行数据输入、输出线，求该计算机内存
的最大容量是多少？ 题7.3 解：
该计算机内存的最大容量是232×32位。
7.5 已知ROM 的数据表如表P7.5所示，若将地址输入A 3、A 2、A 1和A 0作为3个输入逻
辑变量，将数据输出F 3、F 2、F 1和F 0作为函数输出，试写出输出与输入间的逻辑函数式。
表P7.5
A 3A 2A 1 A 0F 3F 2F 1 F 0
0 1 0 10 1 1 00 1 1 11 0 0 11 0 1 01 1 0 11 1 0 11 1 1 11 1 1 01 0 0 11 0 0 0
题7.5 解： F 3=
∑m (8~15) =A
3
F 2=∑m (4~11) =3A 2+A 32=A 3⊕A 2 F 1=∑m (2~5, 10~13) =2A 1+A 21=A 2⊕A 1 F 1=∑m (1, 2, 5, 6, 9, 10, 13, 14) =1A 0+A 10=A 1⊕A 0
7.7 请用容量为1K ×4位的Intel2114芯片构成4K ×4位的RAM ，要求画出电路图。 题7.7 解：
10
11
图
题解7.7
7.9
已知4
输入4
输出的可编程逻辑阵列器件的逻辑图如图P7.9
所示，请写出其逻辑函
数输出表达式。
A 1
A 1
1
与阵列
1
A A 3
1
1
F 0F 1F 2F 3
或阵列
1≥1≥
图P7.9
题7.9 解：
F 0=0A 1+A 01 F 1=1A 2+A 12
F 2=2A 3+A 23
F 3=A 3
7.11 假设GAL 器件的结构控制字取值分别为：SYN =1，AC 0=0，AC 1(n ) =0，
XOR (n ) =0，请画出OLMC(n)的等效电路图。
题7.11 解：
当GAL 器件的结构控制字取值分别为：SYN =1，AC 0=0，AC 1(n ) =0，
XOR (n ) =0时，画出OLMC 工作在纯组合输出模式，低电平输出有效，其等效电路
如图题解7.11所示。
来自与门阵列
I/O(n)
反馈
图 题解7.11
7.13 请问CPLD 的基本结构包括哪几部分？各部分的功能是什么？ 题7.13 解：
CPLD 产品种类和型号繁多，虽然它们的具体结构形式各不相同，但基本结构都由若干个可编程的逻辑模块、输入/输出模块和一些可编程的内部连线阵列组成。如Lattice 公司生产的在系统可编程器件ispLSI1032，主要由全局布线区（GRP ）、通用逻辑模块（GLB ）、输入/输出单元（IOC ）、输出布线区（ORP ）和时钟分配网络（CDN ）构成。
全局布线区GRP 位于器件的中心，它将通用逻辑块GLB 的输出信号或I/O单元的输入信号连接到GLB 的输入端。通用逻辑块GLB 位于全局布线区GRP 的四周，每个GLB 相当于一个GAL 器件。输入/输出单元IOC 位于器件的最外层，它可编程为输入、输出和双向输入/输出模式。输出布线区ORP 是介于GLB 和IOC 之间的可编程互
连阵列，以连接GLB 输出到IOC 。时钟分配网络CDN 产生5个全局时钟信号，以分配给GLB 和IOC 使用。
7.15 若用XC4000系列的FPGA 器件实现4线-16线译码器，请问最少需占用几个CLB? 题7.15 解：
最少需占用8个CLB 。
第一个CLB 可以完成任意两个独立4变量逻辑函数或任意一个5变量逻辑函数，
产生两个输出。而4线-16线译码器由4个输入变量产生16个输出变量，那么8个CLB 的G 、F 组合逻辑函数发生器的输入端均共用译码器的4个输入变量，而每个CLB 则分别完成译码器的16个输出变量中的2个输出。具体实现如图题解7.15。
图 题解7.15
第8章习题及解答
8.1 在图8.3（a ）用5G555定时器接成的施密特触发电路中，试问：
（1）当V CC =12V 时，而且没有外接控制电压时，V T+、V T-和∆V T 各为多少伏？ （2）当V CC =10V 时，控制电压V CO =6V 时，V T+、V T-和∆V T 各为多少伏？ 题8.1 解：⑴ V T += ⑵ V T +=V CO
21
V CC =8V ， V T -=V CC =4V ， ∆V T =V T +-V T -=4V ； 33
1
=6V ， V T -=V CO =3V ，∆V T =V T +-V T -=3V 。
2
8.3 图P8.3（a ）为由5G555构成的单稳态触发电路，若已知输入信号V i 的波形如图P8.3
（b ）所示，电路在t=0时刻处于稳态。
（1）根据输入信号V i 的波形图定性画出V C 和输出电压V O 对应的波形。
（2）如在5G555定时器的5脚和1脚间并接一只10K 的电阻，试说明输出波形会发生
怎样的变化？
V i
O
图 P8.3
（a ） （b ） 题8.3 解：（1）对应的波形如图题解8.3（a ）所示。
V i
V V 图 题解8.3（a ）
（2）如在5G555定时器的5脚和1脚间并接一只10K 的电阻，则输出脉冲宽度t W1等
11
于电容电压V C 从0上升到V CC =⨯15V=7.5V所需时间，因此输出脉冲宽度t W1要比图
22
题解8.3（a ）波形中t W 窄。对应的波形如图题解8.3（b ）所示。
V
i V V 图 题解8.3（
b ）
8.5 图P8.5（a ）所示是用集成单稳态触发电路74121和D 触发器构成的噪声消除电路，图
P8.5（b ）为输入信号。设单稳态触发电路的输出脉冲宽度t W 满足t n
噪声，t s 为信号脉宽），试定性画出Q 和V O 的对应波形。
图 P8.5
题8.5 解：波形图如图题解8.5所示。
V i
t
Q
t
V o
t
图 题解8.5
8.7 在图8.19所示用5G555定时器构成的多谐振荡器中，若R 1=R 2=5.1k Ω，C =0.01μF，
V CC =12V ，试计算电路的振荡频率和占空比。若要保持频率不变，而使占空比q =
1，2
试画出改进电路。
题8.7 解：（1）q =
T 1R 1+R 22⨯5.12
=== T R 1+2R 23⨯5.13
T =T 1+T 2=(R 1+R 2)(ln2+R 2C ln 2) ≈0.7(R 1+2R 2) C f =
111
==9.34⨯103Hz =-3
T 0.7(R 1+2R 2) C 0.7⨯3⨯5.1⨯0.01⨯10
（2）改进电路如题解8.7所示。
R O
图 题解8.7
为使占空比为q =
1
，R 1=R 2=R 。取电容C =0.01μF ，而要使振荡频率不变，应使2
f =
113
Hz ==9.34⨯10-3
T 0.7⨯2R ⨯0.01⨯10
得：R 1=R 2=7.65k Ω
8.9 分析图P8.9所示电路，说明：
（1）按钮A 未按时，两个5G555定时器工作在什么状态？ （2）每按动一下按钮后两个5G555定时器如何工作？
（3）画出每次按动按钮后两个5G555定时器的输出电压波形。
图 P8.9
题8.9 解：⑴ 按钮A 未按时，左边的555定时器构成的单稳态触发电路处于稳态状态，
输出为0；右边的555定时器构成的振荡器，处于清零状态。
⑵ 每按动一下按钮后，左边单稳态触发电路的就产生一个宽度为t w 的正向脉冲输出， t w =1.1R 2C 1=1.1S；右边的定时器开始振荡，输出脉冲波形，其振荡周期为
T =0.7(R 3+2R 4) C 3=0.98⨯10-3S 。
（3）波形示意图如题解8.9所示：
V i
t
V o 1
t
V o
t
图 题解8.9
第9章习题及解答
9.1 数字量和模拟量有何区别？A/D转换和D/A转换在数字系统中有何主要作用？ 题9.1 解：模拟量是指在时间上和幅值上均连续的物理量，数字量是指在时间上和幅值上均
离散的物理量。模拟量通过取样、保持、量化和编码的变换，转换成数字量。A/D转换和D/A转换是数字设备与控制对象之间的接口电路，分别实现模数转换和数模转换。
9.3 在图9.2所示的4位权电阻网络D/A转换器中，如取V REF =6V ，试求当输入数字量
d 3d 2d 1d 0=0110时的输出电压值？
题9.3 解：根据权电阻网络D/A转换器输出电压的计算公式，当输入数字量d 3d 2d 1d 0=0110时
的输出电压值为-2.25V 。
9.5 图P9.5所示电路是用AD7520和同步十六进制计数器74163组成的波形发生器电路。已知
AD7520的V REF =-10V ，试画出在时钟信号CLK 的连续作用下输出电压V O 的波形，并
标出波形图上各点电压的幅度。
-V O
ENT ENP CLK
图P9.5
题9.5 解：由于74163工作在计数状态，所以在时钟信号CLK 的连续作用下，它的输出端
Q 3Q 2Q 1Q 0从0000~1111不停地循环，AD7520的输入d 9d 8d 7d 6也从0000~1111不停地循环。根据AD7520芯片内部的倒T 形电阻网络结构和分流原理，即可画出输出电压V O 的
波形图。
图 题解9.5
9.7 如果某个模拟信号的最高组成频率是20KHz ，那么最低的取样频率是多少？ 题9.7 解：根据取样定理，最小取样频率是40KHz 。 9.9 若采用有舍有入量化方式，将0~1V 的模拟电压换成四位二进制代码，其量化单位∆应
取何值？最大量化误差为多少V ？ 题9.9 解：根据有舍有入量化的方法可知：量化单位∆=
21
V ，最大量化误差为V 。 3131