HUNAN UNIVERSITY
数字基带传输系统在SystemView 上的仿真
学生姓名
学生学号
专业班级 指导老师 院长 (系主任
数字基带传输系统
数字基带传输系统在SystemView 上的仿真
一、 引言
SystemView 具有良好的交互界面，通过分析窗口和示波器模拟等方法，提供了一个可视的仿真过程，不仅在工程上得到应用，在教学领域也得到认可，尤其在信号分析、通信系统等领域。其可以实现复杂的模拟、数字及数模混合电路及各种速率系统，并提供了内容丰富的基本库和专业库。
本报告主要阐述如何利用SystemView 建立数字基带传输系统模型。本数字基带传输模型主要包括数字信源产生、CMI 编码、信道传输、CMI 译码、位同步、帧同步、数字终端等模块组成，通过模块分层实现。
二、 系统原理及模块介绍
数字基带信号——包含丰富的低频分量，甚至直流分量的数字信号，称之为数字基带信号。来自数据终端的原始数据信号，都是数字基带信号。
数字基带传输——在某些具有低通特性的有线信道中，特别是传输距离不太远的情况下，数字基带信号可以直接传输， 称之为数字基带传输。
数字基带传输系统的实现框图1所示。基带信号通过信源产生器产生，生成带有帧同步码的两路复用信号的串行输出。码型变换（本实验采用CMI 编码）后经由发送滤波器（升余弦滤波器）送入叠加了高斯白噪声的信道传输。接收滤波器采用理想低通滤波器滤除部分噪声。同时提取位同步以及帧同步，用于CMI 译码和最后的数字终端解复用模块，经过解复用，分离出两路信号源。
图1 数字基带传输系统实现框图
下面介绍每个模块的具体实现原理。
（一）、数字信源模块
用三个数据源来复用一个信道，它们分别是帧同步信号，数据1，数据2。其中数据1和数据2 是能传递信息的有用信号。每个数据源由8位固定数据构成，所以一帧信号共有24位且系统最后输出成周期性。系统构成框图如图2：
图2 数字信源统实现框图
帧结构如下：
本实验中晶振周期定为106Hz ，系统仿真采样率定为107Hz ，1024个采样点。
框图中分频器将晶振进行2,4,8,16分频相应的输出为BS,S1,S2,S3。BS 即为系统的位同步信号。S1,S2,S3则是八选一电路的三根地址线。分频器的输出波形如图3S3经过三分频后输出为S4,S5。它们是三选一电路的地址线。三个数字信号源是固定的输入。其中巴克码源产生7为巴克码1110010，并与八选一电路相连，最低位码可任意定义。数据一，数据二都是八位有用数据，用户可自己定义具体的值。
每个数字信号源经与其相连的八位数据选择器选择后，信号按由低位到高位顺序出现在选择器输出端。三个输出端再由三选一电路选通后成一路输出。这是时分复用系统信道复用原理，即三路信号分别占用一帧信号的不同时间间隙来共有一个信道。
S1
S2S 3
(a)
S3
S4S5
(b)
图3 分频器输出信号波形
数字信源实现：
1、 图符1为晶振，频率为10Hz 。
6
2、 图符25、2、4、5为分频器，分别实现2、4、8、16分频。
3、 图符6、12、14为信号发生器。其中6产生的是巴克码11110010，12和14产生数据1
和数据2，由用户自行设定。
4、 图符3、11、13、17为3-8译码器，用于选择数据输出。
5、 图符18、19为D 触发器，和与门20、21构成对S3的三分频，产生地址S4、S5。
（二）、CMI 编译码实现
1、 编码原理：
CMI 码即传号反转码，编码规则为： “1”码用交替用“11”和“00”表示；“0”码用“01”表示。这种码型有较多的电平跃变，因此含有丰富的定时信息。在光缆传输系统中有时也用作线路传输码型。 2、 原理图：
编码原理：
具体实现：
157为输入信号源
176同步信号，为脉冲信号，频率为5*105，脉宽0.05s 147为计数器，选取其输出的第一路信号
151为与门，这样就能取出他的奇数上的1，而滤除偶数上的1，而偶数位上原来是1，现在
变成了0，而原来是0的地方也变成了0 156为非门，将位同步信号变成0101码
153为键控，受输入信号控制，当输入信号为0时，输出24过来01码，当输入为1时，输出由图标来的永远为0的码
152与或门，将11，2过来的信号的信号合在一起，就得到用“00”，“11”交替代替1码，用01码代替0码的传号反转码。
解码原理
160为异或门，将信号源与BS 相与。
161为反相器，形成在所有的原来是1码的位上都为01或10，即在码元中间有跳变。而原信号是0的码元上全部是0，对应上面的信号10
162为0.025秒的延迟器，延迟是为了后面的所有的采样脉冲都能位于采样点上。 163为微分器，在所有的跳变点上有幅度 164为全波整流器
165为采样器，频率为5*106Hz ，用于采样信号的每一码元的中间位置的值。那么每一个原来为1开始的位置，都得到了采样。 166为保持器，形成输出波形。
（三）、位同步提取
位同步电路框图
接收码元的相位可以从基带信号的过零点提取，而对数字信号进行微分就可以获得过零点信息。由于数字信号的过零方向有正有负，因此微分再整流，就可以获得接收码元所以过零点的信息，得到接收码元的相位以后，再将它加于相位比较器去进行比较。因为接收码元的相位是通过微分、整流获得的，故称这种方法为微分整流数字锁相法，其工作原理图和波形图如上所示。开始，先不管图中虚线框框内的单稳3。设接收信号为不归零脉冲，我们将每个码元的宽度分为两个区，前半个码元称为“滞后区”，即若位同步脉冲波形b 落入此区，表示位同步脉冲的相位滞后于接收码元的相位；同样，后半码元称为“超前区”。接收码元经微分整流，并经单稳4, 电路后，输出如波形e 所示的脉冲。当位同步脉冲波形b 位于超前区时，波形e 和分频器d 端的输出波形d 使与门A 有输出，该输出再经过单稳1就产生一超前脉冲f 。若位同步脉冲波形b ’落于滞后区，分频器c 端的输出波形如c ’所示，则与门B 有输出，再经过单稳2产生一滞后脉冲g 。这样，无论位同步脉冲超前或滞后，都会分别送出
超前或滞后脉冲对加于分频器的脉冲进行扣除或附加，因而达到相位调整的目的。
由波形图看到，位同步脉冲式由分频器d 端输出波形的正沿而形成的，所以相位调整的最后结果应该使波形d 的正沿对齐窄脉冲e 。若d 端的输出波形最后调整到如波形图d ’所示的位置，则A 、B 两个与门都有输出；先是通过与门B 输出一个滞后脉冲，后事通过与门A 输出一个超前脉冲。这样调整的结果使位同步信号的相位稳定在这一位置，这是我们所需要的。然而，如果d 端的输出波形调整到波形图d ’’的位置，这时，A 、B 两个与门也都有输出，只有这时是先通过A 门输出一超前脉冲，而后通过B 门输出一滞后脉冲。如果不采取措施，位同步信号的相位也可以稳定在这一位置，则输出的位同步脉冲就会与接收码元的相位相差
。克服这种不正确锁定的方法，是利用在这种情况下A 门先有输出的这
一特点。当A 门先有输出时，这个输出一方面产生超前脉冲对锁相环进行调整，另一方面，这个输出经单稳3产生一脉冲将与B 封闭，不会再产生滞后脉冲。这样通过A 门不断输出超前脉冲，就可以调整分频器输出信号的相位，直到波形d 的正沿对齐窄脉冲为止。
具体实现
1. 2. 3. 4.
此处晶振频率为5M ，分频为10分频，单稳脉宽都为100e-9 图符31为微分器，32为整流。33、39、42、45、40均为单稳器，单稳脉宽都为100e-9。 与门41、单稳39和非门46完成对超前脉冲的扣除。 与门42、单稳40完成对滞后脉冲的附加。
（四）、帧同步提取
帧同步电路框图
从总体上来看, 本模块分为巴克码识别器及同步保护两部分。巴克码识别器包括移位寄位器、相加器和判决器，图中的其余部分完成同步保护功能。
当基带信号里的帧同步码无错误时（七位全对），把位同步信号和数字基带信号输入给移位寄存器，识别器就会有帧同步识别信号GAL 输出，各种信号波形及时序关系如图19-5所示，GAL 信号的上升沿与最后一位帧同步码的结束时刻对齐。图中还给出了÷24信号及帧同步器最终输出的帧同步信号NRZ-FS ，NRZ-FS 的上升沿稍迟后于GAL 的上升沿。
÷24信号是将位同步信号进行24分频得到的，其周期与帧同步信号的周期相同（因为一帧24位是确定的），但其相位不一定符合要求。当识别器输出一个GAL 脉冲信号时（即捕获到一组正确的帧同步码），在GAL 信号和同步保护器的作用下，÷24电路置零，从而使输出的÷24信号下降沿与GAL 信号的上升沿对齐。÷24信号再送给后级的单稳电路，单稳调置为下降沿触发，其输出信号的上升沿比÷24信号的下降沿稍有延迟。
DIN
÷24
NRZFS
帧同步器信号波形
同步器最终输出的帧同步信号NRZ-FS 是由同步保护器中的与门3对单稳输出的信号
及状态触发器的Q 端输出信号进行“与”运算得到的。
电路中同步保护器的作用是减小假同步和漏同步。
当无基带信号输入（或虽有基带信号输入但相加器输入低于门限值）时，识别器没有输出（即输出为0），与门1关闭、与门2打开，单稳输出信号通过与门2后输入到÷4电路，÷4电路的输出信号使状态触发器置“0”，从而关闭与门3，同步器无输出信号，此时Q 的高电平把判决器的门限置为高、且关闭或门、打与门1，同步器处于捕捉态。只要识别器输出一个GAL 信号（因为判决门限比较高，这个GAL 信号是正确的帧同步信号的概率很高），与门4就可以输出一个置零脉冲使÷24分频器置零，÷24分频器输出与GAL 信号同频同相的周期信号。识别器输出的GAL 脉冲信号通过与门1后使状态触发器置“1”，从而打开与门3，输出帧同步信号FS-OUT ，同时使判决器门限降为低、打开或门、同步器进入维持状态。在维持状态下，因为判决门限较低，故识别器的漏识别概率减小，假识别概率增加。但假识别信号不影响÷24电路的工作状态，与门3输出的仍是正确的帧同步信号。
在维持状态下，识别器也可能出现漏识别。但由于漏识别概率比较小，连续几帧出现漏识别的概率更小。只要识别器不连续出现四次漏识别，则÷4电路不输出脉冲信号，维持状态保持不变。若识别器连续出现四次漏识别，则÷4电路输出一个脉冲信号，使维持状态变为捕捉状态，重新捕捉帧同步码。
不难看出，若识别器第一次输出的脉冲信号为假识别信号（即首次捕获到的是信息数据中与帧同步码完全相同的码元序列），则系统将进入错误码的同步维持状态，由于本实验系统是连续传输以一帧为周期的周期信号，所以此状态将维持下去，但在实际的信息传输中不会连续传送这种周期信号，因此连续几帧都输出假识别信号的概率很小，所以这种错误码率的同步维持状态存在的时间是短暂的。
当然，同步保护器中的÷4电路的分频比也可以设置为其它值，此值越大，在维持状态下允许的识别器的漏识别概率也越大。
在维持态下对同步信号的保护措施称为前方保护，在捕捉态下的同步保护措施称为后方保护。本同步器中捕捉态下的高门限属于后方保护措施之一，它可以减少假同步概率，当然还可以采取其它电路措施进行后方保护。低门限及÷4电路属于前方保护，它可以保护己建立起来的帧同步信号，避免识别器偶尔出现的漏识别造成帧同步器丢失帧同步信号即减少漏同步概率。同步器中的其它保护电路用来减少维持态下的假同步概率。
具体实现
1．图符54为八位移位寄存器，移位器的输出4,3,1位接非门。
2．图符88输入端输入的是位同步信号，从位同步模块输出端提取。
3．图符89输入端输入的是传输信号。
（五）、数字终端解复用
原理框图：
本模块的目的就是将一帧时分复用信号中的两个时隙信号提取出来，变成两路信号。每路信号都有串行和并行两种输出方式。
延迟1、延迟2、延迟3、整形及÷3等5个单元可使串/并变换器和并/串变换器的输入信号
SD
FD
FD-7 FD-8 ( F1 ) FD-15 FD-16 ( F2 )
BD
B1
B2
SD 、位同步信号及帧同步信号满足正确的相位关系，如图下图所示。
信号FD 的上升沿和第一路数据的开始对齐，FD-7和第一路数据的最后一位对齐，FD-8和第二路数据的第一位对齐，FD-15和第二路数据的最后一位对齐，FD-16和帧同步码的第一位对齐。只要有了FD 、FD-7、FD-8、FD-15、FD-16，我们就可以将帧信号中的两个时隙信号准确分离出来。
要将一帧信号中的两路信号提取出来，必须要用到帧同步信号和位同步信号，但是前端模块送过来的信号相位关系不一定满足上述条件，所以要第一步要做的是通过整形电路来使各个信号满足相位关系。整形的原理就是将输入的位同步信号进行延迟对帧同步信号和NRZ 信号进行采样后，就可以达到边沿对齐的目的。将位同步信号进行延迟的方法是用单稳态触发器进行控制。而采样就可以用D 触发器来进行采样。信号FD 、FD-7、FD-8、FD-16、的得到可以用移位的方法，用一个16位移位寄存器即可。
具体实现
位同步第一次整形脉宽为200e-9，下降沿触发，第二次整形脉宽为1e-6，为上升沿触发，帧同步信号经过整形，脉宽为2e-6，接入D 触发器，用整形后的位同步信号做为时钟信号，此为使位同步和帧同步信号同相，输出的帧同步信号再整形，脉宽为15e-6，然后与位同步信号相与，得到可以提取数据1的时钟脉冲信号。
帧同步信号再经过移位寄存器，移位八个码元，控制锁存器的输出，以控信号的解码。另一路数据的解码只有移位不同，原理相同。
三、 系统仿真
(1) 实验总图
包含信源产生子系统，位同步子系统，帧同步子系统，数字终端子系统。
(2) 系统时间设置
(3) 仿真结果 所加入的高斯白噪声参数为：
输入的信号源：
CMI 编码后信号：
CMI 译码后并与原信号对比：
可以看到系统已正确译码，但是会有延迟。
帧同步信号：
用于信源产生模块的选择地址S3、S4、S5。
可看到，S4、S5是S3经三分频后的，用于三选一信号的地址码。
数字终端解复用后的输出信号
经过数字终端解复用后，准确将两路数据提取串行输出。
基带信号频谱
由于信号是一帧一帧传输的，所以频谱出现如上所示。
四、 实验总结
通过本次课程设计，我对数字基带传输系统有了更深的认识。学会如何设计数字信源的产生，产用数字锁相法提取位同步，以及提取帧同步并用连贯式插入法进行帧同步保护电路的设计。对同步原理有了比较深刻的了解和掌握。掌握了时分复用的原理和具体实现方法。
五、 实验心得
本次课程设计，让我受益匪浅。经过此实验，锻炼了我运用课本上的理论知识于实践上，提高了我的动手能力。刚开始设计此系统时，没有加入位同步和帧同步。后来对系统进行改善后，加入了位同步和帧同步，让系统更完善。
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数字基带传输系统在SystemView 上的仿真
一、 引言
SystemView 具有良好的交互界面，通过分析窗口和示波器模拟等方法，提供了一个可视的仿真过程，不仅在工程上得到应用，在教学领域也得到认可，尤其在信号分析、通信系统等领域。其可以实现复杂的模拟、数字及数模混合电路及各种速率系统，并提供了内容丰富的基本库和专业库。
本报告主要阐述如何利用SystemView 建立数字基带传输系统模型。本数字基带传输模型主要包括数字信源产生、CMI 编码、信道传输、CMI 译码、位同步、帧同步、数字终端等模块组成，通过模块分层实现。
二、 系统原理及模块介绍
数字基带信号——包含丰富的低频分量，甚至直流分量的数字信号，称之为数字基带信号。来自数据终端的原始数据信号，都是数字基带信号。
数字基带传输——在某些具有低通特性的有线信道中，特别是传输距离不太远的情况下，数字基带信号可以直接传输， 称之为数字基带传输。
数字基带传输系统的实现框图1所示。基带信号通过信源产生器产生，生成带有帧同步码的两路复用信号的串行输出。码型变换（本实验采用CMI 编码）后经由发送滤波器（升余弦滤波器）送入叠加了高斯白噪声的信道传输。接收滤波器采用理想低通滤波器滤除部分噪声。同时提取位同步以及帧同步，用于CMI 译码和最后的数字终端解复用模块，经过解复用，分离出两路信号源。
图1 数字基带传输系统实现框图
下面介绍每个模块的具体实现原理。
（一）、数字信源模块
用三个数据源来复用一个信道，它们分别是帧同步信号，数据1，数据2。其中数据1和数据2 是能传递信息的有用信号。每个数据源由8位固定数据构成，所以一帧信号共有24位且系统最后输出成周期性。系统构成框图如图2：
图2 数字信源统实现框图
帧结构如下：
本实验中晶振周期定为106Hz ，系统仿真采样率定为107Hz ，1024个采样点。
框图中分频器将晶振进行2,4,8,16分频相应的输出为BS,S1,S2,S3。BS 即为系统的位同步信号。S1,S2,S3则是八选一电路的三根地址线。分频器的输出波形如图3S3经过三分频后输出为S4,S5。它们是三选一电路的地址线。三个数字信号源是固定的输入。其中巴克码源产生7为巴克码1110010，并与八选一电路相连，最低位码可任意定义。数据一，数据二都是八位有用数据，用户可自己定义具体的值。
每个数字信号源经与其相连的八位数据选择器选择后，信号按由低位到高位顺序出现在选择器输出端。三个输出端再由三选一电路选通后成一路输出。这是时分复用系统信道复用原理，即三路信号分别占用一帧信号的不同时间间隙来共有一个信道。
S1
S2S 3
(a)
S3
S4S5
(b)
图3 分频器输出信号波形
数字信源实现：
1、 图符1为晶振，频率为10Hz 。
6
2、 图符25、2、4、5为分频器，分别实现2、4、8、16分频。
3、 图符6、12、14为信号发生器。其中6产生的是巴克码11110010，12和14产生数据1
和数据2，由用户自行设定。
4、 图符3、11、13、17为3-8译码器，用于选择数据输出。
5、 图符18、19为D 触发器，和与门20、21构成对S3的三分频，产生地址S4、S5。
（二）、CMI 编译码实现
1、 编码原理：
CMI 码即传号反转码，编码规则为： “1”码用交替用“11”和“00”表示；“0”码用“01”表示。这种码型有较多的电平跃变，因此含有丰富的定时信息。在光缆传输系统中有时也用作线路传输码型。 2、 原理图：
编码原理：
具体实现：
157为输入信号源
176同步信号，为脉冲信号，频率为5*105，脉宽0.05s 147为计数器，选取其输出的第一路信号
151为与门，这样就能取出他的奇数上的1，而滤除偶数上的1，而偶数位上原来是1，现在
变成了0，而原来是0的地方也变成了0 156为非门，将位同步信号变成0101码
153为键控，受输入信号控制，当输入信号为0时，输出24过来01码，当输入为1时，输出由图标来的永远为0的码
152与或门，将11，2过来的信号的信号合在一起，就得到用“00”，“11”交替代替1码，用01码代替0码的传号反转码。
解码原理
160为异或门，将信号源与BS 相与。
161为反相器，形成在所有的原来是1码的位上都为01或10，即在码元中间有跳变。而原信号是0的码元上全部是0，对应上面的信号10
162为0.025秒的延迟器，延迟是为了后面的所有的采样脉冲都能位于采样点上。 163为微分器，在所有的跳变点上有幅度 164为全波整流器
165为采样器，频率为5*106Hz ，用于采样信号的每一码元的中间位置的值。那么每一个原来为1开始的位置，都得到了采样。 166为保持器，形成输出波形。
（三）、位同步提取
位同步电路框图
接收码元的相位可以从基带信号的过零点提取，而对数字信号进行微分就可以获得过零点信息。由于数字信号的过零方向有正有负，因此微分再整流，就可以获得接收码元所以过零点的信息，得到接收码元的相位以后，再将它加于相位比较器去进行比较。因为接收码元的相位是通过微分、整流获得的，故称这种方法为微分整流数字锁相法，其工作原理图和波形图如上所示。开始，先不管图中虚线框框内的单稳3。设接收信号为不归零脉冲，我们将每个码元的宽度分为两个区，前半个码元称为“滞后区”，即若位同步脉冲波形b 落入此区，表示位同步脉冲的相位滞后于接收码元的相位；同样，后半码元称为“超前区”。接收码元经微分整流，并经单稳4, 电路后，输出如波形e 所示的脉冲。当位同步脉冲波形b 位于超前区时，波形e 和分频器d 端的输出波形d 使与门A 有输出，该输出再经过单稳1就产生一超前脉冲f 。若位同步脉冲波形b ’落于滞后区，分频器c 端的输出波形如c ’所示，则与门B 有输出，再经过单稳2产生一滞后脉冲g 。这样，无论位同步脉冲超前或滞后，都会分别送出
超前或滞后脉冲对加于分频器的脉冲进行扣除或附加，因而达到相位调整的目的。
由波形图看到，位同步脉冲式由分频器d 端输出波形的正沿而形成的，所以相位调整的最后结果应该使波形d 的正沿对齐窄脉冲e 。若d 端的输出波形最后调整到如波形图d ’所示的位置，则A 、B 两个与门都有输出；先是通过与门B 输出一个滞后脉冲，后事通过与门A 输出一个超前脉冲。这样调整的结果使位同步信号的相位稳定在这一位置，这是我们所需要的。然而，如果d 端的输出波形调整到波形图d ’’的位置，这时，A 、B 两个与门也都有输出，只有这时是先通过A 门输出一超前脉冲，而后通过B 门输出一滞后脉冲。如果不采取措施，位同步信号的相位也可以稳定在这一位置，则输出的位同步脉冲就会与接收码元的相位相差
。克服这种不正确锁定的方法，是利用在这种情况下A 门先有输出的这
一特点。当A 门先有输出时，这个输出一方面产生超前脉冲对锁相环进行调整，另一方面，这个输出经单稳3产生一脉冲将与B 封闭，不会再产生滞后脉冲。这样通过A 门不断输出超前脉冲，就可以调整分频器输出信号的相位，直到波形d 的正沿对齐窄脉冲为止。
具体实现
1. 2. 3. 4.
此处晶振频率为5M ，分频为10分频，单稳脉宽都为100e-9 图符31为微分器，32为整流。33、39、42、45、40均为单稳器，单稳脉宽都为100e-9。 与门41、单稳39和非门46完成对超前脉冲的扣除。 与门42、单稳40完成对滞后脉冲的附加。
（四）、帧同步提取
帧同步电路框图
从总体上来看, 本模块分为巴克码识别器及同步保护两部分。巴克码识别器包括移位寄位器、相加器和判决器，图中的其余部分完成同步保护功能。
当基带信号里的帧同步码无错误时（七位全对），把位同步信号和数字基带信号输入给移位寄存器，识别器就会有帧同步识别信号GAL 输出，各种信号波形及时序关系如图19-5所示，GAL 信号的上升沿与最后一位帧同步码的结束时刻对齐。图中还给出了÷24信号及帧同步器最终输出的帧同步信号NRZ-FS ，NRZ-FS 的上升沿稍迟后于GAL 的上升沿。
÷24信号是将位同步信号进行24分频得到的，其周期与帧同步信号的周期相同（因为一帧24位是确定的），但其相位不一定符合要求。当识别器输出一个GAL 脉冲信号时（即捕获到一组正确的帧同步码），在GAL 信号和同步保护器的作用下，÷24电路置零，从而使输出的÷24信号下降沿与GAL 信号的上升沿对齐。÷24信号再送给后级的单稳电路，单稳调置为下降沿触发，其输出信号的上升沿比÷24信号的下降沿稍有延迟。
DIN
÷24
NRZFS
帧同步器信号波形
同步器最终输出的帧同步信号NRZ-FS 是由同步保护器中的与门3对单稳输出的信号
及状态触发器的Q 端输出信号进行“与”运算得到的。
电路中同步保护器的作用是减小假同步和漏同步。
当无基带信号输入（或虽有基带信号输入但相加器输入低于门限值）时，识别器没有输出（即输出为0），与门1关闭、与门2打开，单稳输出信号通过与门2后输入到÷4电路，÷4电路的输出信号使状态触发器置“0”，从而关闭与门3，同步器无输出信号，此时Q 的高电平把判决器的门限置为高、且关闭或门、打与门1，同步器处于捕捉态。只要识别器输出一个GAL 信号（因为判决门限比较高，这个GAL 信号是正确的帧同步信号的概率很高），与门4就可以输出一个置零脉冲使÷24分频器置零，÷24分频器输出与GAL 信号同频同相的周期信号。识别器输出的GAL 脉冲信号通过与门1后使状态触发器置“1”，从而打开与门3，输出帧同步信号FS-OUT ，同时使判决器门限降为低、打开或门、同步器进入维持状态。在维持状态下，因为判决门限较低，故识别器的漏识别概率减小，假识别概率增加。但假识别信号不影响÷24电路的工作状态，与门3输出的仍是正确的帧同步信号。
在维持状态下，识别器也可能出现漏识别。但由于漏识别概率比较小，连续几帧出现漏识别的概率更小。只要识别器不连续出现四次漏识别，则÷4电路不输出脉冲信号，维持状态保持不变。若识别器连续出现四次漏识别，则÷4电路输出一个脉冲信号，使维持状态变为捕捉状态，重新捕捉帧同步码。
不难看出，若识别器第一次输出的脉冲信号为假识别信号（即首次捕获到的是信息数据中与帧同步码完全相同的码元序列），则系统将进入错误码的同步维持状态，由于本实验系统是连续传输以一帧为周期的周期信号，所以此状态将维持下去，但在实际的信息传输中不会连续传送这种周期信号，因此连续几帧都输出假识别信号的概率很小，所以这种错误码率的同步维持状态存在的时间是短暂的。
当然，同步保护器中的÷4电路的分频比也可以设置为其它值，此值越大，在维持状态下允许的识别器的漏识别概率也越大。
在维持态下对同步信号的保护措施称为前方保护，在捕捉态下的同步保护措施称为后方保护。本同步器中捕捉态下的高门限属于后方保护措施之一，它可以减少假同步概率，当然还可以采取其它电路措施进行后方保护。低门限及÷4电路属于前方保护，它可以保护己建立起来的帧同步信号，避免识别器偶尔出现的漏识别造成帧同步器丢失帧同步信号即减少漏同步概率。同步器中的其它保护电路用来减少维持态下的假同步概率。
具体实现
1．图符54为八位移位寄存器，移位器的输出4,3,1位接非门。
2．图符88输入端输入的是位同步信号，从位同步模块输出端提取。
3．图符89输入端输入的是传输信号。
（五）、数字终端解复用
原理框图：
本模块的目的就是将一帧时分复用信号中的两个时隙信号提取出来，变成两路信号。每路信号都有串行和并行两种输出方式。
延迟1、延迟2、延迟3、整形及÷3等5个单元可使串/并变换器和并/串变换器的输入信号
SD
FD
FD-7 FD-8 ( F1 ) FD-15 FD-16 ( F2 )
BD
B1
B2
SD 、位同步信号及帧同步信号满足正确的相位关系，如图下图所示。
信号FD 的上升沿和第一路数据的开始对齐，FD-7和第一路数据的最后一位对齐，FD-8和第二路数据的第一位对齐，FD-15和第二路数据的最后一位对齐，FD-16和帧同步码的第一位对齐。只要有了FD 、FD-7、FD-8、FD-15、FD-16，我们就可以将帧信号中的两个时隙信号准确分离出来。
要将一帧信号中的两路信号提取出来，必须要用到帧同步信号和位同步信号，但是前端模块送过来的信号相位关系不一定满足上述条件，所以要第一步要做的是通过整形电路来使各个信号满足相位关系。整形的原理就是将输入的位同步信号进行延迟对帧同步信号和NRZ 信号进行采样后，就可以达到边沿对齐的目的。将位同步信号进行延迟的方法是用单稳态触发器进行控制。而采样就可以用D 触发器来进行采样。信号FD 、FD-7、FD-8、FD-16、的得到可以用移位的方法，用一个16位移位寄存器即可。
具体实现
位同步第一次整形脉宽为200e-9，下降沿触发，第二次整形脉宽为1e-6，为上升沿触发，帧同步信号经过整形，脉宽为2e-6，接入D 触发器，用整形后的位同步信号做为时钟信号，此为使位同步和帧同步信号同相，输出的帧同步信号再整形，脉宽为15e-6，然后与位同步信号相与，得到可以提取数据1的时钟脉冲信号。
帧同步信号再经过移位寄存器，移位八个码元，控制锁存器的输出，以控信号的解码。另一路数据的解码只有移位不同，原理相同。
三、 系统仿真
(1) 实验总图
包含信源产生子系统，位同步子系统，帧同步子系统，数字终端子系统。
(2) 系统时间设置
(3) 仿真结果 所加入的高斯白噪声参数为：
输入的信号源：
CMI 编码后信号：
CMI 译码后并与原信号对比：
可以看到系统已正确译码，但是会有延迟。
帧同步信号：
用于信源产生模块的选择地址S3、S4、S5。
可看到，S4、S5是S3经三分频后的，用于三选一信号的地址码。
数字终端解复用后的输出信号
经过数字终端解复用后，准确将两路数据提取串行输出。
基带信号频谱
由于信号是一帧一帧传输的，所以频谱出现如上所示。
四、 实验总结
通过本次课程设计，我对数字基带传输系统有了更深的认识。学会如何设计数字信源的产生，产用数字锁相法提取位同步，以及提取帧同步并用连贯式插入法进行帧同步保护电路的设计。对同步原理有了比较深刻的了解和掌握。掌握了时分复用的原理和具体实现方法。
五、 实验心得
本次课程设计，让我受益匪浅。经过此实验，锻炼了我运用课本上的理论知识于实践上，提高了我的动手能力。刚开始设计此系统时，没有加入位同步和帧同步。后来对系统进行改善后，加入了位同步和帧同步，让系统更完善。